40纳米工艺乘法部件的物理设计与优化
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题研究背景 | 第12-13页 |
| 1.2 相关研究 | 第13-14页 |
| 1.3 本文的主要工作 | 第14-15页 |
| 1.4 本文的组织结构 | 第15-17页 |
| 第二章 乘法部件的时序研究与优化 | 第17-34页 |
| 2.1 层次化的布图规划 | 第17-24页 |
| 2.1.1 数据通路的层次结构和布图规划 | 第17-21页 |
| 2.1.2 乘法部件的层次结构和布图规划 | 第21-24页 |
| 2.2 时钟网络的优化 | 第24-30页 |
| 2.2.1 时钟网络概述 | 第25-27页 |
| 2.2.2 乘法部件时钟网络优化 | 第27-30页 |
| 2.3 时序优化关键点的预控制 | 第30-32页 |
| 2.3.1 动态约束对路径的影响 | 第30页 |
| 2.3.2 关键模块网表的生成 | 第30-31页 |
| 2.3.3 寄存器的布局优化 | 第31-32页 |
| 2.4 本章小结 | 第32-34页 |
| 第三章 乘法部件的功耗研究与优化 | 第34-47页 |
| 3.1 功耗来源分析 | 第34-37页 |
| 3.1.1 开关功耗 | 第34-35页 |
| 3.1.2 短路功耗 | 第35-36页 |
| 3.1.3 漏电功耗 | 第36-37页 |
| 3.2 乘法部件功耗优化 | 第37-46页 |
| 3.2.1 门控时钟插入 | 第37-41页 |
| 3.2.2 降低密度 | 第41-42页 |
| 3.2.3 减小单元倍数 | 第42-43页 |
| 3.2.4 多阈值单元替换 | 第43-46页 |
| 3.3 本章小结 | 第46-47页 |
| 第四章 乘法部件的静态时序分析及形式化验证 | 第47-66页 |
| 4.1 时序模型 | 第47-52页 |
| 4.1.1 标准单元门延时 | 第47-49页 |
| 4.1.2 互连线延时 | 第49-52页 |
| 4.2 静态时序分析原理 | 第52-54页 |
| 4.2.1 延时计算 | 第52页 |
| 4.2.2 时序检查 | 第52-54页 |
| 4.3 多模式多端角的时序分析 | 第54-57页 |
| 4.3.1 端角组成 | 第54-55页 |
| 4.3.2 分析模式 | 第55-56页 |
| 4.3.3 配置环境 | 第56-57页 |
| 4.4 乘法部件的结果分析及优化 | 第57-60页 |
| 4.4.1 乘法部件的结果分析 | 第57-58页 |
| 4.4.2 ice工具的时序优化 | 第58-60页 |
| 4.5 形式化验证 | 第60-65页 |
| 4.5.1 等价性验证的方法 | 第60-62页 |
| 4.5.2 Formality的流程 | 第62-63页 |
| 4.5.3 乘法部件的形式化验证 | 第63-65页 |
| 4.6 小结 | 第65-66页 |
| 第五章 结束语 | 第66-68页 |
| 5.1 全文总结 | 第66-67页 |
| 5.2 研究展望 | 第67-68页 |
| 致谢 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 作者在学期间取得的学术成果 | 第73页 |
