基于高速串口的数据采集处理系统的设计与实现
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-19页 |
| 第一章 绪论 | 第19-23页 |
| 1.1 课题研究背景及意义 | 第19-21页 |
| 1.2 数据采集传输技术的发展 | 第21页 |
| 1.3 本论文的主要工作及章节安排 | 第21-23页 |
| 第二章 信号采集理论研究 | 第23-43页 |
| 2.1 引言 | 第23页 |
| 2.2 带通采样定理 | 第23-24页 |
| 2.3 多速率信号处理 | 第24-29页 |
| 2.3.1 整数倍抽取 | 第24-28页 |
| 2.3.2 整数倍内插 | 第28-29页 |
| 2.4 数字下变频（DDC） | 第29-34页 |
| 2.4.1 混频正交变换 | 第30-32页 |
| 2.4.2 常用数字正交下变频算法研究 | 第32-34页 |
| 2.5 基于多相滤波结构的信道化原理 | 第34-43页 |
| 2.5.1 信道的划分 | 第34-35页 |
| 2.5.2 多速率信号处理的多相分解原理 | 第35-36页 |
| 2.5.3 基于多相结构滤波器的信道化原理 | 第36-40页 |
| 2.5.4 基于多相结构的信道化仿真验证 | 第40-43页 |
| 第三章 采集存储系统硬件设计 | 第43-57页 |
| 3.1 引言 | 第43页 |
| 3.2 高速串行接口设计要点研究 | 第43-47页 |
| 3.2.1 驱动接 | 第44页 |
| 3.2.2 同步时钟恢复 | 第44页 |
| 3.2.3 千兆位解串器 | 第44-45页 |
| 3.2.4 线路编码机制 | 第45-46页 |
| 3.2.5 Comma字符检测 | 第46-47页 |
| 3.2.6 扰码 | 第47页 |
| 3.3 信号采集模块设计 | 第47-50页 |
| 3.3.1 ADC芯片简介 | 第47-48页 |
| 3.3.2 模拟输入设计 | 第48-49页 |
| 3.3.3 ADC时钟设计 | 第49页 |
| 3.3.4 JESD204B接口硬件设计 | 第49-50页 |
| 3.4 数据传输模块设计 | 第50-57页 |
| 3.4.1 GTX接口设计 | 第50-53页 |
| 3.4.2 TLK2711硬件设计 | 第53-57页 |
| 第四章 采集处理系统逻辑设计 | 第57-79页 |
| 4.1 引言 | 第57页 |
| 4.2 数据采集系统的FPGA实现 | 第57-64页 |
| 4.2.1 AD高速接 | 第57-58页 |
| 4.2.2 FPGA时钟配置 | 第58-60页 |
| 4.2.3 数据帧解析的实现 | 第60-64页 |
| 4.3 高速缓存逻辑设计 | 第64-72页 |
| 4.3.1 片内FIFO逻辑设计 | 第64-66页 |
| 4.3.2 Xilinx MIG控制器 | 第66-69页 |
| 4.3.3 FIFO控制器设计 | 第69-71页 |
| 4.3.4 DDR3时钟模块设计 | 第71-72页 |
| 4.4 高速传输链路接口逻辑设计 | 第72-73页 |
| 4.5 数字信道化算法的逻辑设计 | 第73-79页 |
| 4.5.1 多相滤波器在FPGA中的实现 | 第73-77页 |
| 4.5.2 数字信道化的FPGA实现 | 第77-79页 |
| 第五章 系统测试验证 | 第79-91页 |
| 5.1 引言 | 第79-80页 |
| 5.2 采集模块测试 | 第80-84页 |
| 5.2.1 AD串行接口传输眼图测试 | 第80-81页 |
| 5.2.2 AD传输数据测试 | 第81-82页 |
| 5.2.3 AD转换器动态参数测试 | 第82-84页 |
| 5.3 高速缓存模块测试 | 第84-87页 |
| 5.3.1 虚拟FIFO逻辑功能测试 | 第85-86页 |
| 5.3.2 虚拟FIFO读写数据测试 | 第86-87页 |
| 5.4 高速传输模块测试 | 第87-89页 |
| 5.4.1 高速传输眼图测试 | 第87-88页 |
| 5.4.2 高速传输协议逻辑功能测试 | 第88-89页 |
| 5.5 心得体会 | 第89-91页 |
| 第六章 结束语 | 第91-93页 |
| 6.1 总结 | 第91页 |
| 6.2 研究展望 | 第91-93页 |
| 参考文献 | 第93-95页 |
| 致谢 | 第95-97页 |
| 作者简介 | 第97-98页 |
