摘要 | 第1-7页 |
ABSTRACT | 第7-14页 |
第1章 绪论 | 第14-21页 |
·引言 | 第14-15页 |
·研究背景及目的 | 第15-17页 |
·面临的挑战及研究意义 | 第17-18页 |
·研究框架及主要内容 | 第18-19页 |
·本章小节 | 第19-21页 |
第2章 基于双向运动估计的帧率提升算法 | 第21-32页 |
·运动估计与运动补偿原理[14,15] | 第21-25页 |
·运动估计 | 第21页 |
·运动补偿 | 第21-22页 |
·块匹配算法 | 第22-24页 |
·运动估计模块硬件架构要点 | 第24-25页 |
·块匹配大小的选取及搜索策略 | 第25-26页 |
·双向三步优化搜索算法说明 | 第26-27页 |
·运动补偿内插帧 | 第27-30页 |
·算法实验结果及分析 | 第30-31页 |
·本章小结 | 第31-32页 |
第3章 双向运动估计的帧率算法硬件架构 | 第32-57页 |
·整体实现结构 | 第32-36页 |
·输入输出接口 | 第33页 |
·Cache 数据缓存 | 第33-34页 |
·运动估计器及ME 控制器 | 第34页 |
·双向运动估计控制器 | 第34-35页 |
·数据处理控制模块 | 第35-36页 |
·双向运动估计器设计 | 第36-40页 |
·双向运动估计的算法及数据复用特性 | 第37-39页 |
·基本处理单元及奇偶阵列结构 | 第39-40页 |
·多级存储结构 | 第40-43页 |
·DDR2 的访问读写 | 第41-43页 |
·系统接口设计 | 第43-45页 |
·输入接口设计 | 第43-44页 |
·输出接口设计 | 第44-45页 |
·系统中的各级流水处理 | 第45-49页 |
·流水设计基本思想 | 第46-47页 |
·帧级流水处理 | 第47-48页 |
·双向运动估计的流水处理 | 第48页 |
·宏块级的流水处理 | 第48-49页 |
·DDR2 内存读写器设计与实现结果 | 第49-52页 |
·模块接口定义 | 第49-51页 |
·DDR2 Local Interface 工作时序图 | 第51-52页 |
·单向运动估计器设计 | 第52-55页 |
·模块接口定义 | 第52-54页 |
·ME 模块工作时序图 | 第54-55页 |
·占用存储资源分析 | 第55页 |
·本章小结 | 第55-57页 |
第4章 主控状态机 | 第57-70页 |
·状态机 | 第57-60页 |
·基本概念 | 第57-58页 |
·状态机种类 | 第58-59页 |
·状态机结构 | 第59页 |
·状态转移图 | 第59-60页 |
·模块间主要控制信号 | 第60-62页 |
·主控状态机 | 第62-64页 |
·状态机的状态转移信号和内部逻辑 | 第62-63页 |
·状态机的计数器和内部寄存器 | 第63页 |
·主控模块的状态分析 | 第63-64页 |
·ME 状态机 | 第64-67页 |
·状态机的输入输出信号和内部信号 | 第64-65页 |
·ME 状态机的计数器和内部寄存器 | 第65页 |
·ME 状态机的状态分析 | 第65-67页 |
·MC 状态机 | 第67-68页 |
·MC 状态机的输入输出信号 | 第67页 |
·MC 状态机的状态分析 | 第67-68页 |
·处理模块和内存的工作频率要求 | 第68-69页 |
·本章小结 | 第69-70页 |
第5章 相关模块的实现结果与性能分析 | 第70-79页 |
·DDR 内存控制器仿真结果与分析 | 第70-73页 |
·验证内容 | 第70-71页 |
·测试数据输入与预期结果 | 第71页 |
·仿真结果与分析 | 第71-73页 |
·运动估计器仿真结果与分析 | 第73-75页 |
·验证内容 | 第73-74页 |
·测试数据输入与预期结果 | 第74-75页 |
·仿真结果与分析 | 第75页 |
·综合结果与仿真平台 | 第75-76页 |
·系统基本调试平台搭建 | 第76-77页 |
·本章小结 | 第77-79页 |
第6章 总结与展望 | 第79-80页 |
·全文总结 | 第79页 |
·帧率提升的未来发展方向 | 第79-80页 |
缩略语表 | 第80-81页 |
参考文献 | 第81-84页 |
致谢 | 第84-85页 |
攻读硕士研究生期间发表的文章 | 第85页 |