| 前言 | 第1-10页 |
| 第1章 延时方案原理及设计 | 第10-18页 |
| 1．1 高压延时方案工作原理及优缺点 | 第10-12页 |
| 1．1．1 高压延时装置的工作原理 | 第10页 |
| 1．1．2 高压延时方案的精度分析 | 第10-12页 |
| 1．1．3 高压延时方案的优缺点 | 第12页 |
| 1．2 低压延时方案的工作原理分析 | 第12-18页 |
| 1．2．1 分压整形电路 | 第13-14页 |
| 1．2．2 数字延时电路 | 第14-15页 |
| 1．2．3 升压触发电路 | 第15-18页 |
| 第2章 关键元器件的选择与设计 | 第18-36页 |
| 2．1 开关管电路的设计 | 第18-28页 |
| 2．1．1 开关管的选择 | 第18-24页 |
| 2．1．2 开关管驱动电路的设计 | 第24-26页 |
| 2．1．3 开关管的保护电路 | 第26-28页 |
| 2．2 脉冲升压变压器的设计与分析 | 第28-36页 |
| 2．2．1 电磁理论基础 | 第28-30页 |
| 2．2．2 脉冲升压变压器的设计原则 | 第30页 |
| 2．2．3 脉冲升压变压器的设计步骤 | 第30-31页 |
| 2．2．4 脉冲升压变压器的分布参数 | 第31-33页 |
| 2．2．5 分布参数对脉冲变压器前沿的影响 | 第33-36页 |
| 第3章 升压触发电路的优化设计 | 第36-44页 |
| 3．1 最优化设计理论 | 第36-37页 |
| 3．2 升压触发电路的最优化方法设计 | 第37-44页 |
| 3．2．1 升压触发电路设计的目标及考虑因素 | 第37-38页 |
| 3．2．2 升压触发电路的电路模型 | 第38-39页 |
| 3．2．3 用最优化方法进行升压触发电路设计 | 第39-44页 |
| 第4章 数字延时电路模块VHDL设计 | 第44-55页 |
| 4．1 可编程逻辑器件的结构 | 第44-46页 |
| 4．2 硬件描述语言（VHDL）介绍 | 第46-47页 |
| 4．2．1 VHDL采用自上至下（Top Down）的设计方法 | 第46-47页 |
| 4．2．2 VHDL的优点 | 第47页 |
| 4．3 数字延时电路的设计 | 第47-55页 |
| 4．3．1 数字延时电路设计原理 | 第48-49页 |
| 4．3．2 数字延时电路中各模块的VHDL设计 | 第49-51页 |
| 4．3．3 数字延时电路模块整体设计 | 第51-55页 |
| 第5章 低压延时电路精度分析及解决方案 | 第55-69页 |
| 5．1 分压整形电路延时精度分析 | 第55-57页 |
| 5．2 数字延时电路模块精度分析 | 第57-62页 |
| 5．2．1 提高数字延时模块精度方案一：提高晶振频率 | 第58-59页 |
| 5．2．2 提高数字延时模块精度方案二：利用锁相触发振荡器来提高延时精度 | 第59-60页 |
| 5．2．3 提高数字延时模块精度方案三：开门信号作为时钟信号启动标志 | 第60-62页 |
| 5．3 升压触发电路延时精度分析 | 第62-68页 |
| 5．3．1 VMOSFET导通时间的稳定性分析 | 第63-67页 |
| 5．3．2 升压脉冲变压器对延时精度影响分析 | 第67-68页 |
| 5．4 结论 | 第68-69页 |
| 第6章 实验及数据 | 第69-73页 |
| 6．1 数字延时电路测试 | 第69-70页 |
| 6．1．1 10M晶振作为数字延时电路时钟 | 第69页 |
| 6．1．2 分压整形电路输出信号作为数字延时电路时钟启动信号 | 第69-70页 |
| 6．2 升压触发电路测试 | 第70-73页 |
| 结论 | 第73-74页 |
| 参考文献 | 第74-76页 |
| 致谢 | 第76-77页 |
| 附图1 低压延时电路SCM图 | 第77-78页 |
| 附图2 低压延时电路PCB图 | 第78-79页 |
| 附图3 低压延时电路样机 | 第79-80页 |
| 个人简历、在学期间的研究成果及发表的学术论文 | 第80页 |
