一种应用于阵列TDC的宽带锁相环电路设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-19页 |
| 1.1 研究背景及意义 | 第9-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-17页 |
| 1.2.1 多相时钟技术的应用 | 第11-13页 |
| 1.2.2 多相时钟的研究现状 | 第13-17页 |
| 1.3 研究内容与设计指标 | 第17页 |
| 1.3.1 研究内容 | 第17页 |
| 1.3.2 设计指标 | 第17页 |
| 1.4 论文的组织结构 | 第17-19页 |
| 第二章 锁相环建模及稳定性分析 | 第19-39页 |
| 2.1 多相时钟锁相环小信号传输模型 | 第19-20页 |
| 2.2 锁相环稳定性分析 | 第20-29页 |
| 2.2.1 PLL环路类型 | 第20-22页 |
| 2.2.2 开环最大相位裕度法 | 第22-25页 |
| 2.2.3 阶跃响应分析法 | 第25-29页 |
| 2.3 噪声特性分析 | 第29-35页 |
| 2.3.1 时钟抖动与相位噪声的定义 | 第30-31页 |
| 2.3.2 时钟抖动与相位噪声的转换 | 第31-35页 |
| 2.4 最优环路带宽设计 | 第35-38页 |
| 2.4.1 最小输出噪声带宽 | 第35-37页 |
| 2.4.2 最优带宽迭代设计 | 第37-38页 |
| 2.5 本章小结 | 第38-39页 |
| 第三章 宽带PLL与TDC耦合架构及电路设计 | 第39-63页 |
| 3.1 PLL-TDC耦合架构设计 | 第39-48页 |
| 3.1.1 系统架构及其关键工作时序 | 第39-42页 |
| 3.1.2 完整像素TDC电路设计 | 第42-44页 |
| 3.1.3 像素TDC非线性及其误码分析 | 第44-48页 |
| 3.2 宽带PLL实现方法 | 第48页 |
| 3.3 AFC校正电路设计 | 第48-52页 |
| 3.3.1 AFC电路结构 | 第48-51页 |
| 3.3.2 AFC频率检测误差分析 | 第51-52页 |
| 3.4 宽带VCO设计 | 第52-58页 |
| 3.4.1 多子带VCO实现策略 | 第52-55页 |
| 3.4.2 低噪声环形振荡器设计 | 第55-58页 |
| 3.5 其它关键模块电路设计 | 第58-62页 |
| 3.5.1 PFD | 第58-59页 |
| 3.5.2 可编程电荷泵 | 第59-61页 |
| 3.5.3 其它模块 | 第61-62页 |
| 3.6 本章小结 | 第62-63页 |
| 第四章 系统仿真验证及版图设计 | 第63-75页 |
| 4.1 系统前仿真验证 | 第63-67页 |
| 4.1.1 宽带PLL系统前仿真验证 | 第63-65页 |
| 4.1.2 PLL-TDC系统仿真验证 | 第65-67页 |
| 4.2 系统版图设计 | 第67-70页 |
| 4.2.1 系统版图布局规划 | 第67-68页 |
| 4.2.2 关键模块版图设计 | 第68-69页 |
| 4.2.3 系统版图 | 第69-70页 |
| 4.3 后仿真验证 | 第70-73页 |
| 4.4 本章小结 | 第73-75页 |
| 第五章 芯片测试与结果分析 | 第75-87页 |
| 5.1 测试平台及流程 | 第75-78页 |
| 5.2 测试结果分析 | 第78-84页 |
| 5.2.1 宽带PLL测试结果及分析 | 第78-81页 |
| 5.2.2 像素TDC测试结果及分析 | 第81-84页 |
| 5.3 性能对比及分析改进 | 第84-86页 |
| 5.4 本章小结 | 第86-87页 |
| 第六章 总结与展望 | 第87-89页 |
| 6.1 总结 | 第87-88页 |
| 6.2 展望 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 致谢 | 第93-95页 |
| 攻读硕士学位期间发表的论文 | 第95页 |
