| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景与意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-18页 |
| 1.3 研究内容和结构安排 | 第18-20页 |
| 第二章 深亚微米CMOS工艺在低压电路中的挑战 | 第20-35页 |
| 2.1 低压高速ADC的应用 | 第20-22页 |
| 2.2 ADC在深亚微米CMOS工艺中的设计挑战 | 第22-28页 |
| 2.2.1 CMOS工艺等比例缩放的影响 | 第24-26页 |
| 2.2.2 本征性能的下降 | 第26页 |
| 2.2.3 跨导mg下降 | 第26-27页 |
| 2.2.4 输出电阻减小 | 第27-28页 |
| 2.2.5 特征尺寸等比例缩放时特征频率Tf的变化趋势 | 第28页 |
| 2.3 ADC电路设计中的设计挑战 | 第28-33页 |
| 2.3.1 电路级别设计挑战：运放 | 第28-31页 |
| 2.3.2 电路级别设计挑战：开关 | 第31-33页 |
| 2.4 本章小结 | 第33-35页 |
| 第三章 流水线ADC理论基础和误差分析 | 第35-59页 |
| 3.1 流水线ADC的电路结构 | 第35-36页 |
| 3.2 数字误差校正（DEC） | 第36-37页 |
| 3.3 基本电路模块 | 第37-51页 |
| 3.3.1 余量增益放大器（MDAC） | 第37-43页 |
| 3.3.2 Sub-ADC电路 | 第43-44页 |
| 3.3.3 运算放大器 | 第44-50页 |
| 3.3.4 比较器电路 | 第50-51页 |
| 3.4 流水线ADC的非理想误差源（Non-Ideal Error Sources）分析 | 第51-58页 |
| 3.4.1 Sub-ADC的误差 | 第51-52页 |
| 3.4.2 热噪声（Thermal Noise） | 第52-53页 |
| 3.4.3 开关（Switches）误差 | 第53页 |
| 3.4.4 运放有限的直流增益 | 第53-55页 |
| 3.4.5 运放有限的带宽 | 第55-56页 |
| 3.4.6 电容匹配误差 | 第56-58页 |
| 3.5 本章小结 | 第58-59页 |
| 第四章 流水线ADC中采样保持电路设计与仿真 | 第59-88页 |
| 4.1 采样保持整体电路（SHA） | 第59-61页 |
| 4.2 运算放大器（OPAMP）电路设计 | 第61-71页 |
| 4.2.1 OPAMP整体指标确定 | 第61-63页 |
| 4.2.2 OPAMP结构选取 | 第63-65页 |
| 4.2.3 主运放参数设定 | 第65-66页 |
| 4.2.4 辅助运放参数设定 | 第66-70页 |
| 4.2.5 共模反馈（CMFB）电路设计 | 第70-71页 |
| 4.3 采样电容的确定 | 第71页 |
| 4.4 采样开关的设计 | 第71-74页 |
| 4.4.1 栅压自举（bootstrap）开关电路设计 | 第71-73页 |
| 4.4.2 CMOS开关的设计 | 第73-74页 |
| 4.5 两相非交叠时钟的设计 | 第74-75页 |
| 4.6 采样保持电路的仿真 | 第75-84页 |
| 4.6.1 自举开关电路的仿真 | 第75-76页 |
| 4.6.2 OPAMP电路仿真 | 第76-79页 |
| 4.6.3 两相非交叠时钟电路仿真 | 第79-80页 |
| 4.6.4 SHA整体电路仿真 | 第80-84页 |
| 4.7 SHA版图设计与后仿真 | 第84-87页 |
| 4.8 本章小结 | 第87-88页 |
| 第五章 总结与展望 | 第88-90页 |
| 致谢 | 第90-91页 |
| 参考文献 | 第91-97页 |
| 攻硕期间的研究成果 | 第97-98页 |
