| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景与意义 | 第15-17页 |
| 1.2 论文的工作内容及组织结构 | 第17-19页 |
| 第二章 系统状态监测模块的设计 | 第19-51页 |
| 2.1 模拟电路部分简介 | 第19-23页 |
| 2.1.1 SAR ADC概述 | 第19-21页 |
| 2.1.2 模拟电路功能介绍 | 第21-23页 |
| 2.2 设计目标 | 第23-25页 |
| 2.3 总体设计思想 | 第25-28页 |
| 2.4 系统状态监测模块的功能及框架划分 | 第28-30页 |
| 2.5 各个子模块的设计 | 第30-49页 |
| 2.5.1 Average子模块设计 | 第30-32页 |
| 2.5.2 Calibration子模块的设计 | 第32-35页 |
| 2.5.3 Request_monitor子模块的设计 | 第35-37页 |
| 2.5.4 Mailbox_register_access子模块的设计 | 第37-39页 |
| 2.5.5 指令存储器子模块的设计 | 第39页 |
| 2.5.6 Instruction_decode子模块的设计 | 第39-41页 |
| 2.5.7 TLP_kernel_fsm子模块的设计 | 第41-46页 |
| 2.5.8 Result_process子模块的设计 | 第46-48页 |
| 2.5.9 Blind_rm子模块的设计 | 第48-49页 |
| 2.6 本章小结 | 第49-51页 |
| 第三章 UVM验证方法学 | 第51-59页 |
| 3.1 SystemVerilog语言 | 第51-52页 |
| 3.2 一个简单UVM验证平台 | 第52-53页 |
| 3.3 UVM验证平台中激励的生成与添加 | 第53-56页 |
| 3.4 UVM验证平台中相应的捕捉 | 第56-57页 |
| 3.5 UVM验证平台中设计正确性的检查 | 第57页 |
| 3.6 UVM验证平台的运行 | 第57-58页 |
| 3.7 本章小结 | 第58-59页 |
| 第四章 系统状态监测模块的验证 | 第59-85页 |
| 4.1 验证计划 | 第59-60页 |
| 4.2 验证平台的搭建 | 第60-70页 |
| 4.2.1 验证组件的实现 | 第61-66页 |
| 4.2.2 验证组件与测试平台之间的连接 | 第66页 |
| 4.2.3 测试用用例的编写 | 第66-69页 |
| 4.2.4 功能检查组件的实现 | 第69-70页 |
| 4.3 仿真波形分析 | 第70-82页 |
| 4.4 验证结果报告 | 第82页 |
| 4.5 本章小结 | 第82-85页 |
| 第五章 总结和展望 | 第85-87页 |
| 5.1 工作总结 | 第85页 |
| 5.2 未来展望 | 第85-87页 |
| 参考文献 | 第87-89页 |
| 致谢 | 第89-91页 |
| 作者简介 | 第91-92页 |
