| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 1 引言 | 第11-14页 |
| 1.1 课题背景与意义 | 第11页 |
| 1.2 研究现状 | 第11-12页 |
| 1.3 论文的主要工作 | 第12-14页 |
| 1.3.1 研究目标 | 第12页 |
| 1.3.2 研究内容 | 第12页 |
| 1.3.3 论文章节安排 | 第12-14页 |
| 2 纠错码与CCSDS 的相关概述 | 第14-19页 |
| 2.1 纠错码的介绍 | 第14-17页 |
| 2.1.1 纠错码的发展 | 第14-15页 |
| 2.1.2 纠错编码的分类 | 第15-16页 |
| 2.1.3 纠错码的应用 | 第16-17页 |
| 2.2 CCSDS 标准简介 | 第17-19页 |
| 3 RS 编译码研究与实现的总体方案设计 | 第19-22页 |
| 3.1 RS 编译码的研究及实现系统架构图 | 第19-20页 |
| 3.2 RS 编译码的研究及实现系统设计流程图 | 第20-22页 |
| 4 RS 编译码的软件实现 | 第22-39页 |
| 4.1 线性分组码 | 第22-28页 |
| 4.1.1 循环码 | 第22-23页 |
| 4.1.2 BCH 码 | 第23页 |
| 4.1.3 RS 码 | 第23-24页 |
| 4.1.4 RS 码性能分析 | 第24-28页 |
| 4.2 RS 编码 | 第28-31页 |
| 4.2.1 N-K 级编码器 | 第28页 |
| 4.2.2 K 级编码器 | 第28-29页 |
| 4.2.3 Berlekamp 串行编码器 | 第29-30页 |
| 4.2.4 脉动(systolic)编码器 | 第30-31页 |
| 4.3 RS 译码 | 第31-39页 |
| 4.3.1 BM 迭代算法 | 第31-34页 |
| 4.3.2 分解的无逆BM 算法 | 第34-35页 |
| 4.3.3 Euclid 算法 | 第35-37页 |
| 4.3.4 各种算法比较 | 第37页 |
| 4.3.5 算法的选取 | 第37-39页 |
| 5 RS 编译码的硬件实现 | 第39-60页 |
| 5.1 FPGA 简介 | 第39-40页 |
| 5.2 Spartan3 芯片介绍 | 第40-41页 |
| 5.3 编码器的硬件实现 | 第41-43页 |
| 5.4 RS 译码器各模块的硬件实现结构 | 第43-52页 |
| 5.4.1 伴随式计算 | 第43-45页 |
| 5.4.2 用BM 迭代法求错误多项式 | 第45-49页 |
| 5.4.3 钱搜索和Forney 算法 | 第49-52页 |
| 5.5 CCSDS 标准RS 译码数据预处理 | 第52-55页 |
| 5.5.1 帧同步 | 第52页 |
| 5.5.2 解交织 | 第52-53页 |
| 5.5.3 解扰 | 第53-55页 |
| 5.6 RS 译码总体结构 | 第55-60页 |
| 5.6.1 顶层模块端口描述 | 第55-56页 |
| 5.6.2 多级流水线结构 | 第56-57页 |
| 5.6.3 系统工作流程 | 第57-58页 |
| 5.6.4 RS 译码器综合及仿真 | 第58-60页 |
| 6 RS 编译码的软硬件测试 | 第60-68页 |
| 6.1 RS 码的FPGA 后端设计 | 第60-61页 |
| 6.2 RS 编译码的软硬件测试 | 第61-68页 |
| 7 总结与展望 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 附录[1] RS 译码器在FPGA 底层的布局布线图 | 第72-73页 |
| 致谢 | 第73-74页 |
| 攻读学位期间发表的学术论文目录 | 第74-76页 |