大尺寸测量信息高速并行处理技术研究
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 1 绪论 | 第12-20页 |
| 1.1 课题来源 | 第12页 |
| 1.2 研究背景及意义 | 第12-14页 |
| 1.3 国内外相关技术研究现状 | 第14-18页 |
| 1.3.1 大尺寸信息处理系统发展与研究现状 | 第14-16页 |
| 1.3.2 数字信号处理器DSP发展综述 | 第16-17页 |
| 1.3.3 并行程序开发技术研究现状 | 第17-18页 |
| 1.4 研究内容及框架结构 | 第18-20页 |
| 2 大尺寸测量信息处理系统分析 | 第20-28页 |
| 2.1 系统需求分析 | 第20-21页 |
| 2.2 并行处理硬件技术 | 第21-24页 |
| 2.3 多核并行开发技术 | 第24-26页 |
| 2.4 本章小结 | 第26-28页 |
| 3 多核并行处理关键技术理论 | 第28-36页 |
| 3.1 并行任务分配模型 | 第28-31页 |
| 3.1.1 流水线模型 | 第28-30页 |
| 3.1.2 主从模型 | 第30-31页 |
| 3.2 核间通信技术 | 第31-32页 |
| 3.3 数据存储交互技术 | 第32-35页 |
| 3.3.1 数据存储技术 | 第32-34页 |
| 3.3.2 数据搬运引擎技术 | 第34-35页 |
| 3.4 本章小结 | 第35-36页 |
| 4 系统硬件电路设计 | 第36-56页 |
| 4.1 系统硬件电路总体规划 | 第36-39页 |
| 4.1.1 高速接口方案设计 | 第36-38页 |
| 4.1.2 硬件平台规划 | 第38-39页 |
| 4.2 C6678核心电路设计 | 第39-44页 |
| 4.2.1 对外接口电路设计 | 第39-42页 |
| 4.2.2 外部存储器电路设计 | 第42-44页 |
| 4.3 FPGA核心电路设计 | 第44-46页 |
| 4.4 电源电路设计 | 第46-49页 |
| 4.4.1 系统功耗分析 | 第46-48页 |
| 4.4.2 电源设计方案 | 第48页 |
| 4.4.3 系统电源上电时序 | 第48-49页 |
| 4.5 时钟电路设计 | 第49-52页 |
| 4.5.1 时钟需求分析 | 第49-51页 |
| 4.5.2 时钟电路设计 | 第51-52页 |
| 4.6 系统硬件实物图 | 第52-54页 |
| 4.7 本章小结 | 第54-56页 |
| 5 系统关键技术性能试验研究 | 第56-74页 |
| 5.1 核间通信方式试验 | 第56-59页 |
| 5.1.1 直接中断性能试验 | 第56-58页 |
| 5.1.2 IPC MessageQ性能试验 | 第58-59页 |
| 5.2 高速CACHE性能试验 | 第59-61页 |
| 5.2.1 试验过程 | 第59-60页 |
| 5.2.2 实验结果分析及存储方案优化 | 第60-61页 |
| 5.3 并行访问存储器性能试验 | 第61-72页 |
| 5.3.1 并行访问SL2的性能 | 第61-66页 |
| 5.3.2 并行访问DDR3的性能 | 第66-71页 |
| 5.3.3 并行访问共享内存方案设计 | 第71-72页 |
| 5.4 本章小结 | 第72-74页 |
| 6 系统应用验证与分析 | 第74-90页 |
| 6.1 实验平台开发环境 | 第74-78页 |
| 6.1.1 CCS集成环境 | 第74页 |
| 6.1.2 MCSDK组件 | 第74-75页 |
| 6.1.3 DSP函数库 | 第75-77页 |
| 6.1.4 SYS/BIOS实时操作系统 | 第77-78页 |
| 6.2 算法实例分析 | 第78-79页 |
| 6.3 并行处理模型设计 | 第79-81页 |
| 6.4 多核编程实现 | 第81-83页 |
| 6.5 试验与分析 | 第83-89页 |
| 6.5.1 试验环境 | 第83-84页 |
| 6.5.2 图像处理算法验证试验 | 第84-86页 |
| 6.5.3 多核并行处理性能试验 | 第86-89页 |
| 6.6 本章小结 | 第89-90页 |
| 7 结论 | 第90-92页 |
| 7.1 论文总结 | 第90-91页 |
| 7.2 工作展望 | 第91-92页 |
| 参考文献 | 第92-96页 |
| 附录A | 第96-98页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第98-102页 |
| 学位论文数据集 | 第102页 |
