车载自组织网时间同步硬件实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 英文缩略语 | 第12-13页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题背景 | 第13-14页 |
| 1.2 国内外研究现状 | 第14-15页 |
| 1.3 FPGA在数字通信中的应用 | 第15页 |
| 1.4 论文内容和结构 | 第15-17页 |
| 第二章 VANET同步捕获的关键技术 | 第17-27页 |
| 2.1 车载自组网建模 | 第17页 |
| 2.2 判决检测算法 | 第17-21页 |
| 2.2.1 自适应门限 | 第18-19页 |
| 2.2.2 双门限检测 | 第19-21页 |
| 2.3 匹配滤波器概述 | 第21-24页 |
| 2.3.1 匹配滤波器原理 | 第21-22页 |
| 2.3.2 匹配滤波器应用 | 第22-24页 |
| 2.4 FPGA逻辑设计概述 | 第24-26页 |
| 2.4.1 FPGA逻辑设计开发流程 | 第24-26页 |
| 2.4.2 有限状态机 | 第26页 |
| 2.5 本章小结 | 第26-27页 |
| 第三章 发射机基带硬件设计 | 第27-49页 |
| 3.1 基带系统总体设计 | 第27-28页 |
| 3.2 FPGA设计 | 第28-35页 |
| 3.2.1 FPGA内部资源 | 第28-30页 |
| 3.2.2 FPGA配置电路 | 第30-32页 |
| 3.2.3 FPGA电路设计 | 第32-35页 |
| 3.3 存储器DDR2设计 | 第35-38页 |
| 3.3.1 DDR2技术特征 | 第35页 |
| 3.3.2 DDR2工作时序 | 第35-36页 |
| 3.3.3 DDR2电路设计 | 第36-38页 |
| 3.4 高速数模转换模块 | 第38-43页 |
| 3.4.1 DAC结构特点 | 第38-40页 |
| 3.4.2 DAC3164内部FIFO | 第40-42页 |
| 3.4.3 DAC3164电路设计 | 第42-43页 |
| 3.5 系统信号完整性分析 | 第43-46页 |
| 3.5.1 传输线特性 | 第44-45页 |
| 3.5.2 信号反射 | 第45页 |
| 3.5.3 串扰 | 第45-46页 |
| 3.6 PCB板图设计 | 第46-48页 |
| 3.6.1 叠层设计 | 第46-47页 |
| 3.6.2 布局布线 | 第47-48页 |
| 3.7 本章小结 | 第48-49页 |
| 第四章 同步捕获算法逻辑实现 | 第49-69页 |
| 4.1 算法总体实现方案 | 第49-51页 |
| 4.1.1 接收机基带结构 | 第49-50页 |
| 4.1.2 算法概述 | 第50-51页 |
| 4.2 根升余弦滤波器设计 | 第51-56页 |
| 4.2.1 matlab设计 | 第51-54页 |
| 4.2.2 FPGA实现FIR滤波器 | 第54-56页 |
| 4.3 检测算法的逻辑实现 | 第56-60页 |
| 4.3.1 自适应门限 | 第56-57页 |
| 4.3.2 双门限检测 | 第57-59页 |
| 4.3.3 资源分析 | 第59-60页 |
| 4.4 定点数 | 第60-62页 |
| 4.4.1 定点数表示 | 第60页 |
| 4.4.2 定点数算术运算 | 第60-61页 |
| 4.4.3 量化误差分析 | 第61-62页 |
| 4.5 数据缓存模块 | 第62-65页 |
| 4.5.1 双端口RAM | 第62-63页 |
| 4.5.2 FIFO | 第63-65页 |
| 4.6 系统时序设计 | 第65-68页 |
| 4.6.1 时钟产生模块DCM/PLL | 第65-66页 |
| 4.6.2 时序约束 | 第66-68页 |
| 4.7 本章小结 | 第68-69页 |
| 第五章 仿真与测试 | 第69-75页 |
| 5.1 测试环境 | 第69-70页 |
| 5.1.1 测试仪器 | 第69-70页 |
| 5.1.2 逻辑分析工具Chipscope | 第70页 |
| 5.2 发射机基带硬件电路测试 | 第70-72页 |
| 5.3 同步捕获算法在线仿真测试 | 第72-74页 |
| 5.4 本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 论文总结 | 第75页 |
| 6.2 工作展望 | 第75-77页 |
| 致谢 | 第77-79页 |
| 参考文献 | 第79-81页 |
