基于FPGA的高速实时数据采集系统
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-17页 |
| ·课题研究的背景和意义 | 第9页 |
| ·数据采集技术及发展现状 | 第9-11页 |
| ·数据采集系统的分类 | 第9-10页 |
| ·相关领域的研究现状 | 第10-11页 |
| ·高速实时数据采集系统的设计 | 第11-15页 |
| ·控制逻辑的设计方法 | 第12-13页 |
| ·数据流的乒乓操作 | 第13-14页 |
| ·基于PCI 总线的数据传输 | 第14-15页 |
| ·采集系统性能指标 | 第15页 |
| ·本文主要研究内容 | 第15-17页 |
| 第2章 系统硬件的实现 | 第17-34页 |
| ·整体设计 | 第17页 |
| ·硬件各功能模块描述 | 第17-24页 |
| ·A/D 转换模块及差分输入电路 | 第17-20页 |
| ·触发功能及触发电路 | 第20-21页 |
| ·存储单元SDRAM 概述 | 第21-23页 |
| ·PCI 总线接口单元 | 第23-24页 |
| ·高速印制电路板的设计 | 第24-33页 |
| ·“地”的涵义 | 第25-26页 |
| ·信号返回路径的分析 | 第26-30页 |
| ·高速信号的振铃 | 第30-32页 |
| ·PCB 布线策略 | 第32-33页 |
| ·本章小结 | 第33-34页 |
| 第3章 基于FPGA 的控制模块设计 | 第34-46页 |
| ·SDRAM 控制器逻辑设计 | 第34-40页 |
| ·初始化过程 | 第36-37页 |
| ·SDRAM 控制器的全页写操作 | 第37-39页 |
| ·SDRAM 控制器的读时序 | 第39-40页 |
| ·输入与输出缓存模块 | 第40-42页 |
| ·PCI 局部总线的时序设计 | 第42-43页 |
| ·主状态机设计 | 第43-45页 |
| ·本章小结 | 第45-46页 |
| 第4章 逻辑单元的优化与实现 | 第46-56页 |
| ·多种EDA 工具的协同设计 | 第46-47页 |
| ·逻辑单元的综合与约束 | 第47-51页 |
| ·逻辑单元的综合 | 第47-48页 |
| ·设计约束的设定 | 第48-51页 |
| ·时序不收敛的改进方法 | 第51-52页 |
| ·通过设置综合属性提高工作频率 | 第51-52页 |
| ·通过修改布局布线促进时序收敛 | 第52页 |
| ·基于逻辑锁定的模块化设计流程 | 第52-55页 |
| ·本章小结 | 第55-56页 |
| 第5章 系统测试及软件优化 | 第56-68页 |
| ·系统应用软件的设计 | 第56-59页 |
| ·应用程序与驱动程序的链接 | 第56-57页 |
| ·实时数据采集控制流程 | 第57-59页 |
| ·各环节数据传输速率测试 | 第59-63页 |
| ·SDRAM 存储速度测试 | 第59-60页 |
| ·DMA 传输速度的测试 | 第60-62页 |
| ·数据处理速度测试 | 第62-63页 |
| ·系统应用软件的优化设计 | 第63-65页 |
| ·测试结果及分析 | 第65-67页 |
| ·数据采集的结果 | 第65页 |
| ·采集系统的性能指标 | 第65-66页 |
| ·采集系统的性能分析 | 第66-67页 |
| ·本章小结 | 第67-68页 |
| 结论 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 附录 | 第72-73页 |
| 攻读学位期间发表的学术论文 | 第73-74页 |
| 致谢 | 第74-75页 |
