| 1 引言 | 第1-9页 |
| 1．1 课题背景及意义 | 第7页 |
| 1．2 课题研究主要内容 | 第7-8页 |
| 1．3 论文组织结构 | 第8-9页 |
| 2 卷积码基本原理 | 第9-15页 |
| 2．1 卷积码的基本概念 | 第9-10页 |
| 2．2 卷积码的表示 | 第10-12页 |
| 2．2．1 状态图法 | 第10-11页 |
| 2．2．2 网格图法 | 第11-12页 |
| 2．3 卷积码的转移函数 | 第12-14页 |
| 2．4 二进制卷积码的距离特性 | 第14-15页 |
| 3 Viterbi译码算法基本原理 | 第15-26页 |
| 3．1 Viterbi译码算法的引入 | 第15-16页 |
| 3．2 Viterbi译码算法简述 | 第16-19页 |
| 3．2．1 分支度量计算 | 第17-18页 |
| 3．2．2 路径度量操作 | 第18-19页 |
| 3．2．3 译码回溯操作 | 第19页 |
| 3．3 硬判决与软判决 | 第19-26页 |
| 3．3．1 硬判决与软判决的基本概念 | 第19-20页 |
| 3．3．2 软判决译码的差错概率 | 第20-24页 |
| 3．3．3 软判决模拟电压的量化 | 第24-26页 |
| 4 硬件开发平台简介 | 第26-32页 |
| 4．1 Cyclone器件的可编程架构 | 第26-27页 |
| 4．2 Cyclone器件的嵌入式存储资源 | 第27-30页 |
| 4．2．1 Single-Port RAM模式 | 第28-29页 |
| 4．2．2 Simple Dual-Port RAM模式 | 第29页 |
| 4．2．3 True Dual-Port RAM模式 | 第29-30页 |
| 4．3 Quartos Ⅱ开发软件 | 第30-32页 |
| 5 全并行Viterbi译码器的设计及其FPGA实现 | 第32-59页 |
| 5．1 分支度量计算模块(BMU)设计 | 第33-34页 |
| 5．2 加比选模块(ACSU)设计 | 第34-41页 |
| 5．2．1 Viterbi算法路径度量值特征 | 第35-36页 |
| 5．2．2 路径度量值归一化实现方法 | 第36-40页 |
| 5．2．3 ACSU的硬件实现与验证 | 第40-41页 |
| 5．3 幸存路径存储模块(SMU)设计 | 第41-59页 |
| 5．3．1 回溯算法简介 | 第42-43页 |
| 5．3．2 k-pointer Eyen算法 | 第43-45页 |
| 5．3．3 k-pointer Odd算法 | 第45-46页 |
| 5．3．4 one-pointer算法 | 第46-47页 |
| 5．3．5 k-pointer Even算法的硬件实现 | 第47-55页 |
| 5．3．6 one-pointer算法的硬件实现 | 第55-59页 |
| 6 全并行Viterbi译码器功能与性能验证 | 第59-64页 |
| 6．1 全并行Viterbi译码器功能验证 | 第59-60页 |
| 6．2 全并行Viterbi译码器性能验证 | 第60-64页 |
| 6．2．1 Viterbi译码算法仿真验证 | 第60-63页 |
| 6．2．2 Viterbi译码器的性能测试 | 第63-64页 |
| 结论 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-67页 |
