| 摘要 | 第4-6页 |
| abstract | 第6-8页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 研究背景及意义 | 第12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 人脸检测和识别加速难点 | 第14页 |
| 1.4 本文组织结构 | 第14-15页 |
| 1.5 本章小结 | 第15-16页 |
| 第2章 人脸检测和卷积神经网络 | 第16-24页 |
| 2.1 人脸检测模型训练 | 第16-18页 |
| 2.2 检测窗口合并 | 第18-19页 |
| 2.3 人工神经网络 | 第19-21页 |
| 2.4 卷积神经网络 | 第21-22页 |
| 2.4.1 卷积操作 | 第21-22页 |
| 2.4.2 下采样 | 第22页 |
| 2.5 多层卷积网络 | 第22-23页 |
| 2.6 本章小结 | 第23-24页 |
| 第3章 现场可编程门阵列 | 第24-33页 |
| 3.1 现场可编程门阵列介绍 | 第24-26页 |
| 3.3.1 FPGA结构介绍 | 第25页 |
| 3.3.2 FPGA工作原理 | 第25-26页 |
| 3.2 高级综合工具HLS | 第26-31页 |
| 3.2.1 HLS工作过程 | 第26-27页 |
| 3.2.2 C语言到硬件描述语言转化 | 第27-28页 |
| 3.2.3 HLS关键优化策略 | 第28-31页 |
| 3.3 本章小结 | 第31-33页 |
| 第4章 人脸检测和识别算法并行分析和加速方法 | 第33-44页 |
| 4.1 人脸检测和识别加速流程 | 第33页 |
| 4.2 XILLYBUSPCIE驱动程序和PCIE核 | 第33-35页 |
| 4.2.1 XILLYBUSIP核 | 第34页 |
| 4.2.2 主机驱动程序 | 第34-35页 |
| 4.3 Viola-Jonesfacedetector算法并行分析 | 第35-39页 |
| 4.3.1 并行和流水线的分类器 | 第37-39页 |
| 4.4 卷积神经网络并行分析 | 第39-43页 |
| 4.4.1 卷积神经网络的计算密度 | 第40-41页 |
| 4.4.2 卷积神经网络加速方法 | 第41-43页 |
| 4.5 本章小结 | 第43-44页 |
| 第5章 人脸检测和识别算法加速实验 | 第44-62页 |
| 5.1 实验环境 | 第44-45页 |
| 5.2 实验步骤 | 第45-53页 |
| 5.2.1 Viola-Jonesfacedetector算法的训练过程 | 第46-48页 |
| 5.2.2 卷积神经网络的训练过程 | 第48-50页 |
| 5.2.3 Viola-Jonesfacedetector算法在FPAG实现 | 第50-52页 |
| 5.2.4 卷积神经网络在FPGA上的实现 | 第52-53页 |
| 5.3 人脸检测和识别算法在FPGA实现 | 第53-56页 |
| 5.4 实验结果比较 | 第56-60页 |
| 5.4.1 人脸检测模块实验结果分析 | 第56-58页 |
| 5.4.2 人脸识别模块实验结果分析 | 第58页 |
| 5.4.3 人脸检测识别平台实验结果分析 | 第58-60页 |
| 5.5 实验结论 | 第60-61页 |
| 5.6 本章小结 | 第61-62页 |
| 第6章 总结和展望 | 第62-63页 |
| 6.1 总结 | 第62页 |
| 6.2 展望 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 作者简介及科研成果 | 第68-69页 |
| 致谢 | 第69页 |
