| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第9-17页 |
| 1.1 课题背景及研究的目的和意义 | 第9-10页 |
| 1.2 国内外在该方向的研究现状 | 第10-12页 |
| 1.2.1 国外在该方向的研究现状及分析 | 第10-11页 |
| 1.2.2 国内在该方向的研究现状及分析 | 第11-12页 |
| 1.3 仿真软件介绍 | 第12-14页 |
| 1.3.1 SIwave介绍 | 第12-13页 |
| 1.3.2 HSPICE介绍 | 第13-14页 |
| 1.4 IBIS模型 | 第14页 |
| 1.5 本课题的研究目标 | 第14-15页 |
| 1.6 本课题的主要研究内容及架构 | 第15-17页 |
| 第2章 信号反射的特性研究 | 第17-35页 |
| 2.1 引言 | 第17-18页 |
| 2.2 传输线理论 | 第18-24页 |
| 2.2.1 传输线概述 | 第19页 |
| 2.2.2 传输线理论分析 | 第19-24页 |
| 2.3 信号反射的形成原理 | 第24-26页 |
| 2.4 信号反射的解决方法及仿真验证 | 第26-32页 |
| 2.4.1 串接电阻匹配技术 | 第28-29页 |
| 2.4.2 并联终端匹配技术 | 第29-30页 |
| 2.4.3 交流终端匹配技术 | 第30-31页 |
| 2.4.4 戴维南终端匹配技术 | 第31-32页 |
| 2.5 信号反射在高速动态存储器设计中的应用 | 第32-33页 |
| 2.6 本章小结 | 第33-35页 |
| 第3章 信号串扰的特性研究 | 第35-44页 |
| 3.1 引言 | 第35页 |
| 3.2 串扰形成的原因 | 第35-38页 |
| 3.3 解决串扰的措施 | 第38-39页 |
| 3.4 串扰仿真验证 | 第39-42页 |
| 3.4.1 信号线间耦合长度对串扰的影响 | 第40页 |
| 3.4.2 两线间距对串扰的影响 | 第40-41页 |
| 3.4.3 不同参考层对串扰的影响 | 第41-42页 |
| 3.5 信号间串扰解决措施在DDR3电路设计中的应用 | 第42-43页 |
| 3.6 本章小结 | 第43-44页 |
| 第4章 高速动态存储系统PCB设计及其测试 | 第44-62页 |
| 4.1 引言 | 第44页 |
| 4.2 高速电路设计流程 | 第44-46页 |
| 4.3 DDR3高速动态存储器电路设计 | 第46-47页 |
| 4.3.1 DDR3与CPU的电路设计 | 第46页 |
| 4.3.2 DDR3电源设计 | 第46-47页 |
| 4.4 DDR3高速动态存储器的PCB设计 | 第47-51页 |
| 4.4.1 PCB的分层设计 | 第47-49页 |
| 4.4.2 PCB的器件布局设计 | 第49-50页 |
| 4.4.3 PCB的布线设计 | 第50-51页 |
| 4.4.4 PCB设计 | 第51页 |
| 4.5 DDR3 PCB的仿真 | 第51-56页 |
| 4.5.1 高速动态存储器的信号完整性仿真 | 第51-54页 |
| 4.5.2 DQS及DQ的信号完整性波形分析 | 第54-56页 |
| 4.6 DDR3高速动态存储器的PCB信号测试 | 第56-61页 |
| 4.6.1 测试过程 | 第57-60页 |
| 4.6.2 测试波形分析 | 第60-61页 |
| 4.7 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 致谢 | 第68页 |