| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-10页 |
| ·DSP 芯片的发展 | 第7-8页 |
| ·乘法器的国内外研究动态 | 第8-9页 |
| ·研究背景和课题出处 | 第9-10页 |
| 第二章 乘法算法 | 第10-20页 |
| ·浮点DSP 数据格式 | 第10-13页 |
| ·IEEE 标准的浮点格式 | 第10-12页 |
| ·数据格式的算术操作 | 第12-13页 |
| ·DSP 算法研究 | 第13-20页 |
| ·常用几种算法的比较 | 第13-17页 |
| ·BoothⅡ算法研究 | 第17-20页 |
| 第三章 乘法器设计 | 第20-46页 |
| ·乘法器总体设计思路 | 第20-31页 |
| ·操作数类型的判定和尾数隐含位的处理 | 第21-22页 |
| ·乘法阵列结构比较和选择 | 第22-25页 |
| ·4-2 压缩器和全加器混合的Wallace 树结构 | 第25-27页 |
| ·乘法器高速进位电路的结构选择 | 第27-29页 |
| ·尾数结果的形成和指数结果的调整 | 第29-30页 |
| ·结果的判定 | 第30-31页 |
| ·乘法器主要功能模块设计 | 第31-40页 |
| ·CMOS 电路工作方式选择 | 第31-33页 |
| ·改进的BoothⅡ（MBE）编码电路设计 | 第33-35页 |
| ·部分积产生电路设计 | 第35-36页 |
| ·加法器电路设计 | 第36-38页 |
| ·跳跃进位链设计 | 第38-40页 |
| ·CMOS 基本单元电路的设计 | 第40-46页 |
| ·传输门逻辑特点 | 第40-42页 |
| ·传输门逻辑电路设计 | 第42-46页 |
| 第四章 乘法器总体设计与仿真 | 第46-57页 |
| ·VERILOG HDL 的设计介绍 | 第46-47页 |
| ·设计方法 | 第46-47页 |
| ·设计流程和相关软件 | 第47页 |
| ·乘法器定义 | 第47-57页 |
| ·算法和结构选择 | 第47页 |
| ·总体设计 | 第47-54页 |
| ·乘法器总体逻辑功能仿真与验证 | 第54-57页 |
| 第五章 结束语 | 第57-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 附录 | 第63-74页 |
| 攻读硕士学位期间发表的论文情况 | 第74页 |