图目录 | 第1-9页 |
表目录 | 第9-10页 |
摘要 | 第10-11页 |
ABSTRACT | 第11-12页 |
第一章 绪论 | 第12-19页 |
§1.1 数字信号处理器概述 | 第12-14页 |
§1.1.1 DSP芯片的出现与历史 | 第12-13页 |
§1.1.2 DSP芯片特点 | 第13-14页 |
§1.1.3 未来高性能DSP发展趋势 | 第14页 |
§1.2 同时多线程技术 | 第14-17页 |
§1.2.1 同时多线程概念 | 第14-16页 |
§1.2.2 SMT处理器研究现状 | 第16-17页 |
§1.3 课题背景、意义及目标 | 第17页 |
§1.4 本文的主要工作及创新 | 第17-18页 |
§1.5 本文的组织结构 | 第18-19页 |
第二章 YHFT-D4的体系结构及MOSI分析 | 第19-27页 |
§2.1 YHFT-D4的体系结构 | 第19-24页 |
§2.1.1 CPU结构 | 第19-20页 |
§2.1.2 流水线结构 | 第20-24页 |
§2.2 MOSI微体系结构 | 第24-26页 |
§2.2.1 指令包分离发射 | 第24-25页 |
§2.2.2 写回缓冲 | 第25-26页 |
§2.3 小结 | 第26-27页 |
第三章 YHFT—DSP/SMTOO的设计 | 第27-44页 |
§3.1 YHFT—DSP/SMTOO体系结构设计 | 第27-28页 |
§3.2 取指单元设计 | 第28-32页 |
§3.2.1 单元功能概述 | 第28-29页 |
§3.2.2 单元总体结构设计 | 第29-31页 |
§3.2.3 分支缓冲的设计 | 第31-32页 |
§3.3 派发单元设计 | 第32-38页 |
§3.3.1 同时多线程派发策略分析 | 第32-33页 |
§3.3.2 单元总体结构设计 | 第33-35页 |
§3.3.3 执行包分离发射机制的实现 | 第35-38页 |
§3.4 译码单元设计 | 第38-39页 |
§3.5 数据通路设计 | 第39-40页 |
§3.5.1 功能单元设计 | 第39页 |
§3.5.2 数据寻址通路的竞争 | 第39-40页 |
§3.6 写回缓冲设计 | 第40-42页 |
§3.6.1 写回缓冲结构 | 第40-41页 |
§3.6.2 缓冲编号的产生及更新 | 第41页 |
§3.6.3 缓冲单元数据的更新 | 第41-42页 |
§3.6.4 寄存器的写回 | 第42页 |
§3.7 控制寄存器文件设计 | 第42页 |
§3.8 小结 | 第42-44页 |
第四章 YHFT—DSP/SMTOO的设计验证 | 第44-52页 |
§4.1 验证技术分析 | 第44-46页 |
§4.2 软件模拟验证 | 第46-51页 |
§4.2.1 测试向量的开发 | 第46-49页 |
§4.2.2 全芯片模拟程序、工具及方法 | 第49-50页 |
§4.2.3 模拟验证结果 | 第50-51页 |
§4.3 小结 | 第51-52页 |
第五章 YHFT—DSP/SMTOO的性能分析 | 第52-61页 |
§5.1 评价DSP性能的方法 | 第52-55页 |
§5.1.1 传统的性能评价方法 | 第52-53页 |
§5.1.2 应用型评价指标 | 第53页 |
§5.1.3 核心算法评价指标 | 第53-54页 |
§5.1.4 EEMBC性能指标 | 第54-55页 |
§5.2 性能评测的方法及测试程序分析 | 第55-56页 |
§5.3 性能评测的结果及分析 | 第56-60页 |
§5.4 小结 | 第60-61页 |
第六章 YHFT—DSP/SMTOO的逻辑综合及优化 | 第61-66页 |
§6.1 综合的基本思想及流程 | 第61-62页 |
§6.2 综合优化方法分析 | 第62-65页 |
§6.2.1 代码风格 | 第62-63页 |
§6.2.2 模块划分 | 第63-64页 |
§6.2.3 综合策略选择 | 第64页 |
§6.2.4 约束条件设置 | 第64-65页 |
§6.3 综合优化结果 | 第65页 |
§6.4 小结 | 第65-66页 |
第七章 结束语 | 第66-68页 |
§7.1 工作总结 | 第66页 |
§7.2 工作展望 | 第66-68页 |
致谢 | 第68-69页 |
硕士研究生期间发表的论文 | 第69-70页 |
参考文献 | 第70-71页 |