基于NoC系统的高速低功耗互连技术研究
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-13页 |
| ·研究背景 | 第9-11页 |
| ·片上网络简介 | 第9-10页 |
| ·片上网络解决的问题 | 第10-11页 |
| ·片上网络对互连提出的要求 | 第11页 |
| ·国内外相关研究进展 | 第11-12页 |
| ·本论文内容安排 | 第12-13页 |
| 第二章 互连线及其模型 | 第13-25页 |
| ·线宽对电阻率的影响 | 第13-14页 |
| ·尺寸减小对互连电容的影响 | 第14-15页 |
| ·互连线延时与功耗建模 | 第15-20页 |
| ·互连线延时模型 | 第16-17页 |
| ·互连线功耗模型 | 第17-20页 |
| ·几种减小有效耦合电容的技术 | 第20-25页 |
| ·总线屏蔽 | 第20-21页 |
| ·延迟技术 | 第21-23页 |
| ·总线重排 | 第23-24页 |
| ·总线编码 | 第24-25页 |
| 第三章 串行总线技术 | 第25-37页 |
| ·串行总线的功耗 | 第25-35页 |
| ·线型电容模型及其存在问题 | 第25-27页 |
| ·最小功耗下的最佳线宽和间距 | 第27-29页 |
| ·串行化对数据流活动因子的影响 | 第29-30页 |
| ·减小串行总线活动因子的编码 | 第30-33页 |
| ·最小功耗下的最佳复用度 | 第33-35页 |
| ·串行总线的单位面积吞吐量 | 第35-36页 |
| ·最大比特率下的最佳互连宽度和间距 | 第35页 |
| ·最大比特率下的最佳复用度 | 第35-36页 |
| ·结论 | 第36-37页 |
| 第四章 低摆幅技术 | 第37-51页 |
| ·单端电路 | 第37-40页 |
| ·SSDLC电路 | 第37-39页 |
| ·SSDLC_1 电路 | 第39页 |
| ·SSDLC_2 电路 | 第39-40页 |
| ·差分电路 | 第40-44页 |
| ·PDIFF电路 | 第40-41页 |
| ·MCML电路 | 第41-44页 |
| ·仿真与分析 | 第44-50页 |
| ·仿真结构 | 第44-45页 |
| ·噪声分析 | 第45-48页 |
| ·仿真结果 | 第48-50页 |
| ·总结 | 第50-51页 |
| 第五章 自适应驱动技术 | 第51-61页 |
| ·容性串扰及信号抖动 | 第51-55页 |
| ·动态串扰 | 第52-53页 |
| ·动态串扰引起的信号抖动 | 第53-55页 |
| ·自适应驱动技术 | 第55-58页 |
| ·基本原理 | 第55-56页 |
| ·电路实现 | 第56-58页 |
| ·仿真与分析 | 第58-59页 |
| ·结论 | 第59-61页 |
| 第六章 总结与展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-68页 |
