| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题的研究意义 | 第12页 |
| 1.2 课题的研究发展状况 | 第12-14页 |
| 1.3 本文的主要研究工作，贡献和组织结构 | 第14-17页 |
| 第二章 二进制乘法器和冗余二进制乘法器的原理 | 第17-25页 |
| 2.1 二进制数据格式 | 第17-20页 |
| 2.1.1 普通二进制数 | 第17-18页 |
| 2.1.2 冗余二进制数表示方法 | 第18-19页 |
| 2.1.3 RB数编码 | 第19页 |
| 2.1.4 NB-RB数的转换 | 第19-20页 |
| 2.2 普通二进制乘法器 | 第20-23页 |
| 2.2.1 迭代乘法器 | 第20-21页 |
| 2.2.2 阵列乘法器 | 第21-22页 |
| 2.2.3 MBA-WT乘法器 | 第22-23页 |
| 2.3 冗余二进制乘法器 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 Booth算法研究 | 第25-35页 |
| 3.1 Booth算法 | 第25-26页 |
| 3.2 基-4 Booth算法及其编解码电路 | 第26-30页 |
| 3.2.1 基-4 Booth算法 | 第26-27页 |
| 3.2.2 基于基-4 Booth算法的编解码电路 | 第27-29页 |
| 3.2.3 基-8 Booth算法 | 第29-30页 |
| 3.2.4 传统基-16 Booth算法 | 第30页 |
| 3.3 冗余二进制Booth算法和部分积产生电路 | 第30-34页 |
| 3.3.1 基-4 冗余二进制Booth算法 | 第31页 |
| 3.3.2 基-16 RB Booth算法 | 第31-34页 |
| 3.4 本章小结 | 第34-35页 |
| 第四章 压缩树和压缩器的研究 | 第35-41页 |
| 4.1 二进制部分积压缩树和压缩器构成单元 | 第35-37页 |
| 4.1.1 Wallace压缩树的结构 | 第35-36页 |
| 4.1.2 4:2 压缩器的结构 | 第36-37页 |
| 4.2 4:2 冗余二进制压缩树和压缩器 | 第37-40页 |
| 4.2.1 RB半加器 | 第38-39页 |
| 4.2.2 RB全加器 | 第39-40页 |
| 4.3 本章小结 | 第40-41页 |
| 第五章 RB-NB转换器的研究 | 第41-50页 |
| 5.1 加法器结构 | 第41-45页 |
| 5.1.1 加法器的超前进位结构 | 第41-43页 |
| 5.1.2 加法器的进位选择结构 | 第43页 |
| 5.1.3 加法器的进位跳跃结构 | 第43-45页 |
| 5.2 加法器的并行前缀结构 | 第45-47页 |
| 5.2.1 常用并行前缀结构 | 第45-46页 |
| 5.2.2 基于KS的并行前缀/进位选择结构 | 第46-47页 |
| 5.3 RB-NB转换器与加法器的映射关系 | 第47-49页 |
| 5.4 本章小结 | 第49-50页 |
| 第六章 冗余二进制乘法器的设计、验证、综合与实现 | 第50-62页 |
| 6.1 冗余二进制基-16 Booth算法乘法器整体设计 | 第50-57页 |
| 6.1.1 建议的RBBE-4 编解码电路设计 | 第51-54页 |
| 6.1.2 压缩器模块 | 第54-55页 |
| 6.1.3 64位RB-NB转换器的优化设计 | 第55-57页 |
| 6.2 实现方式 | 第57-58页 |
| 6.2.1 ASIC前端流程 | 第57-58页 |
| 6.2.2 综合与综合策略 | 第58页 |
| 6.3 综合结果和数据比较分析 | 第58-60页 |
| 6.4 本章小结 | 第60-62页 |
| 第七章 总结与展望 | 第62-63页 |
| 7.1 全文总结 | 第62页 |
| 7.2 工作展望 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67-68页 |
| 在学期间的研究成果及发表的学术论文 | 第68页 |