高速SerDes中时钟数据恢复电路的设计研究
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 SerDes简介 | 第12-13页 |
| 1.2 课题研究背景 | 第13页 |
| 1.3 国内外研究现状 | 第13-14页 |
| 1.4 研究内容 | 第14-15页 |
| 1.5 论文组织 | 第15-16页 |
| 第二章 时钟数据恢复电路的基本原理和性能指标 | 第16-22页 |
| 2.1 前馈相位跟踪型CDR | 第16-17页 |
| 2.2 反馈相位跟踪型CDR | 第17-18页 |
| 2.2.1 基于PLL型CDR | 第17页 |
| 2.2.2 基于DLL型CDR | 第17-18页 |
| 2.2.3 基于PS/PI型CDR | 第18页 |
| 2.3 盲过采样型CDR | 第18-19页 |
| 2.4 CDR的主要性能指标 | 第19-21页 |
| 2.5 本章小结 | 第21-22页 |
| 第三章 时钟数据恢复电路的模型建立 | 第22-30页 |
| 3.1 PI模型建立 | 第23-25页 |
| 3.2 PD模型建立 | 第25-26页 |
| 3.3 数字环路滤波器模型建立 | 第26-27页 |
| 3.4 CDR整体模型建立 | 第27-29页 |
| 3.5 本章小结 | 第29-30页 |
| 第四章 6.25 Gb/s时钟数据恢复电路设计 | 第30-48页 |
| 4.1 系统结构设计 | 第30-32页 |
| 4.2 模块设计 | 第32-47页 |
| 4.2.1 相位插值模块设计 | 第32-36页 |
| 4.2.2 高速采样模块设计 | 第36-38页 |
| 4.2.3 数据对齐和分接器设计 | 第38-41页 |
| 4.2.4 边沿检测模块设计 | 第41-44页 |
| 4.2.5 数字环路滤波器设计 | 第44-45页 |
| 4.2.6 快速锁定算法 | 第45-46页 |
| 4.2.7 温度码译码器设计 | 第46-47页 |
| 4.3 本章小结 | 第47-48页 |
| 第五章 物理设计和整体仿真 | 第48-65页 |
| 5.1 数字模块综合与布局布线 | 第48-55页 |
| 5.1.1 综合与布局布线基础 | 第48-51页 |
| 5.1.2 边沿检测模块 | 第51-52页 |
| 5.1.3 数字环路滤波器 | 第52-53页 |
| 5.1.4 温度码译码器 | 第53-55页 |
| 5.2 模拟模块版图设计 | 第55-60页 |
| 5.2.1 模拟版图设计流程 | 第55页 |
| 5.2.2 模拟版图设计中应考虑的效应 | 第55-56页 |
| 5.2.3 PI的版图设计 | 第56-57页 |
| 5.2.4 高速采样模块的版图设计 | 第57-59页 |
| 5.2.5 数据对齐和分接器的版图设计 | 第59页 |
| 5.2.6 CDR整体版图设计 | 第59-60页 |
| 5.3 CDR整体仿真结果 | 第60-64页 |
| 5.4 本章小结 | 第64-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65-66页 |
| 6.2 展望 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 作者在学期间取得的学术成果 | 第71页 |
