| 摘要 | 第6-8页 |
| ABSTRACT | 第8-10页 |
| 缩略语表 | 第11-12页 |
| 符号表 | 第12-22页 |
| 第一章 绪论 | 第22-40页 |
| 1.1 论文的研究背景及动机 | 第22-34页 |
| 1.1.1 4G移动通信与软件无线电 | 第22-23页 |
| 1.1.2 ADC技术趋势与SAR ADC兴起 | 第23-26页 |
| 1.1.3 高速SAR ADC技术发展 | 第26-33页 |
| 1.1.4 本文的研究目标 | 第33-34页 |
| 1.2 高速SAR ADC的设计难点 | 第34-37页 |
| 1.2.1 高速低噪声时钟 | 第34-35页 |
| 1.2.2 低延迟SAR逻辑 | 第35页 |
| 1.2.3 低功耗高速比较器 | 第35-36页 |
| 1.2.4 低功耗高速高线性度DAC | 第36-37页 |
| 1.3 论文的研究内容及主要创新点 | 第37-38页 |
| 1.4 论文的组织结构 | 第38-40页 |
| 第二章 高速ADC架构概述 | 第40-62页 |
| 2.1 引言 | 第40-41页 |
| 2.2 高速ADC基本架构简介 | 第41-60页 |
| 2.2.1 闪速式（Flash） | 第41-44页 |
| 2.2.2 折叠内插式（Folding & Interpolation） | 第44-48页 |
| 2.2.3 流水线式（Pipelined） | 第48-51页 |
| 2.2.4 连续时间增量累加式（Continuous-time Sigma-Delta ADC, CT SD-ADC） | 第51-53页 |
| 2.2.5 逐次逼近式（Successive-approximation register，SAR） | 第53-59页 |
| 2.2.5.1 传统架构特点 | 第53-56页 |
| 2.2.5.2 新架构提速原理 | 第56-59页 |
| 2.2.6 时间交织（Time-interleaved） | 第59-60页 |
| 2.3 高速ADC架构的比较和小结 | 第60-61页 |
| 2.4 本章小结 | 第61-62页 |
| 第三章 高速低功耗SAR ADC技术 | 第62-109页 |
| 3.1 采样保持开关 | 第62-71页 |
| 3.1.1 自举开关 | 第62-68页 |
| 3.1.2 带预充电的自举开关 | 第68-71页 |
| 3.2 低功耗高速高线性度DAC技术 | 第71-93页 |
| 3.2.1 低功耗 | 第71-81页 |
| 3.2.2 高速 | 第81-84页 |
| 3.2.3 高线性度 | 第84-93页 |
| 3.2.3.1 前景校准（前台校准，Foreground Calibration） | 第85-91页 |
| 3.2.3.2 背景校准（后台校准，Background Calibration） | 第91-93页 |
| 3.3 异步时钟控制 | 第93-101页 |
| 3.3.1 传统SAR逻辑原理 | 第93-96页 |
| 3.3.2 异步时钟控制原理 | 第96-101页 |
| 3.3.2.1 比较器到SAR逻辑的触发 | 第98-99页 |
| 3.3.2.2 SAR逻辑到DAC的触发 | 第99-100页 |
| 3.3.2.3 DAC到比较器的触发 | 第100-101页 |
| 3.4 高速动态比较器技术 | 第101-108页 |
| 3.5 本章小结 | 第108-109页 |
| 第四章 低功耗10位 160MS/S SAR ADC实现 | 第109-137页 |
| 4.1 系统指标和架构选取 | 第109-111页 |
| 4.2 全摆幅预充电自举开关（创新点 1） | 第111-115页 |
| 4.2.1 开关结构和时序 | 第111-112页 |
| 4.2.2 仿真结果对比 | 第112-115页 |
| 4.3 带二进制冗余位的部分“SET-AND-DOWN”DAC（创新点 2） | 第115-121页 |
| 4.3.1 冗余位 | 第115-116页 |
| 4.3.2 单位电容 | 第116-117页 |
| 4.3.3 部分“Set-and-down” | 第117-120页 |
| 4.3.4 切换开关 | 第120-121页 |
| 4.4 异步时钟控制设计（创新点 3） | 第121-129页 |
| 4.4.1“开窗式”SAR逻辑 | 第121-126页 |
| 4.4.2 高速DFF | 第126-128页 |
| 4.4.3 采样时钟生成器 | 第128-129页 |
| 4.5 低噪声低功耗高速比较器 | 第129-133页 |
| 4.5.1 高速动态比较器 | 第129-131页 |
| 4.5.2 自复位时钟控制 | 第131-132页 |
| 4.5.3 比较器直流失调校准电路 | 第132-133页 |
| 4.6 数字误差校准电路（DIGITAL ERROR CORRECTION） | 第133-134页 |
| 4.7 高速输出驱动电路 | 第134-136页 |
| 4.8 本章小结 | 第136-137页 |
| 第五章 版图与信号完整性设计 | 第137-144页 |
| 5.1 系统版图布局 | 第137-138页 |
| 5.2 单元模块的版图设计 | 第138-140页 |
| 5.2.1 DAC | 第138-139页 |
| 5.2.2 比较器 | 第139-140页 |
| 5.3 高速电路的信号完整性 | 第140-143页 |
| 5.3.1 电源和地划分 | 第140-141页 |
| 5.3.2 解耦电容 | 第141-142页 |
| 5.3.3 键合线 | 第142-143页 |
| 5.3.4 PCB板的设计 | 第143页 |
| 5.4 本章小结 | 第143-144页 |
| 第六章 测试结果与分析 | 第144-151页 |
| 6.1 芯片照片 | 第144-145页 |
| 6.2 测试平台介绍 | 第145-146页 |
| 6.3 测试结果 | 第146-151页 |
| 第七章 总结和展望 | 第151-155页 |
| 7.1 总结 | 第151-153页 |
| 7.2 未来展望 | 第153-155页 |
| 参考文献 | 第155-166页 |
| 攻读博士学位期间已发表或录用的论文 | 第166-167页 |
| 攻读博士学位期间参与的科研项目 | 第167-168页 |
| 致谢 | 第168-169页 |
