基于DDS的心电图机检测仪的研究
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-12页 |
| 1.2 国内外动态 | 第12-13页 |
| 1.3 本文研究内容 | 第13-14页 |
| 1.4 论文的主要结构 | 第14-15页 |
| 第2章 DDS技术的原理分析 | 第15-22页 |
| 2.1 频率合成技术的变化发展 | 第15-16页 |
| 2.1.1 直接频率合成技术 | 第15页 |
| 2.1.2 锁相环频率合成 | 第15-16页 |
| 2.2 DDS技术原理与结构 | 第16-18页 |
| 2.3 DDS技术的特点 | 第18-19页 |
| 2.4 关于DDS的频谱纯度分析 | 第19-20页 |
| 2.5 产生杂散的因素和抑制方法 | 第20-21页 |
| 2.5.1 产生杂散的因素 | 第20页 |
| 2.5.2 DDS杂散抑制措施 | 第20-21页 |
| 2.6 本章小结 | 第21-22页 |
| 第3章 DDS模块的设计与实现 | 第22-35页 |
| 3.1 可编程逻辑器件的概述 | 第22-23页 |
| 3.2 FPGA的技术知识 | 第23-27页 |
| 3.2.1 FPGA的基本工作原理 | 第23页 |
| 3.2.2 FPGA的设计流程 | 第23-26页 |
| 3.2.3 硬件描述语言简介 | 第26页 |
| 3.2.4 Quartus Ⅱ概述 | 第26-27页 |
| 3.3 时钟模块的配置 | 第27-28页 |
| 3.4 相位累加器 | 第28页 |
| 3.4.1 全加器 | 第28页 |
| 3.4.2 寄存器 | 第28页 |
| 3.5 波形存储器 | 第28-31页 |
| 3.5.1 波形模块配置 | 第28-31页 |
| 3.5.2 地址发生器设计 | 第31页 |
| 3.6 FPGA接口通信的设计 | 第31-34页 |
| 3.6.1 波特率发生器 | 第33页 |
| 3.6.2 RS-232发送器 | 第33-34页 |
| 3.6.3 UART接收器 | 第34页 |
| 3.7 本章小结 | 第34-35页 |
| 第4章 系统硬件电路设计 | 第35-52页 |
| 4.1 电源模块的设计 | 第35-36页 |
| 4.2 数模转换电路DAC模块的设计 | 第36-39页 |
| 4.3 滤波电路模块的设计 | 第39-42页 |
| 4.4 放大电路模块设计 | 第42-44页 |
| 4.5 极化电压电路模块的设计 | 第44-47页 |
| 4.6 微分信号电路模块的设计 | 第47-49页 |
| 4.7 单双级信号切换电路模块的设计 | 第49页 |
| 4.8 PCB的设计 | 第49-51页 |
| 4.9 本章小结 | 第51-52页 |
| 第5章 开发平台及开发环境的建立 | 第52-65页 |
| 5.1 嵌入式操作系统的选择 | 第52-53页 |
| 5.2 图形用户界面GUI的选择 | 第53-55页 |
| 5.3 开发环境的搭建 | 第55-59页 |
| 5.3.1 GCC交叉编译技术 | 第55-59页 |
| 5.3.2 NFS服务的实现 | 第59页 |
| 5.4 Qt开发环境的搭建 | 第59-64页 |
| 5.4.1 编译PC版本 | 第59-60页 |
| 5.4.2 编译嵌入式X86版 | 第60页 |
| 5.4.3 编译嵌入式arm版 | 第60-62页 |
| 5.4.4 qvfb介绍与测试 | 第62-64页 |
| 5.5 本章小结 | 第64-65页 |
| 第6章 软件部分的设计实现 | 第65-73页 |
| 6.1 QT的显示机制 | 第65页 |
| 6.2 QT的信号和槽 | 第65-67页 |
| 6.3 QT/E图形化界面的设计 | 第67页 |
| 6.3.1 Qt/Embedded的移植 | 第67页 |
| 6.3.2 Qt/Embedded开发工具 | 第67页 |
| 6.4 GUI的开发与实现 | 第67-70页 |
| 6.5 实验平台及结果的展示 | 第70-72页 |
| 6.6 本章小结 | 第72-73页 |
| 第7章 总结与展望 | 第73-75页 |
| 7.1 研究成果及总结 | 第73页 |
| 7.2 研究展望 | 第73-75页 |
| 参考文献 | 第75-77页 |
| 致谢 | 第77页 |
