基于GPU的WNC算术编码的并行实现与优化
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状与进展 | 第11-15页 |
| 1.2.1 国外研究现状 | 第11-13页 |
| 1.2.2 国内研究现状 | 第13-14页 |
| 1.2.3 国内外研究现状总结 | 第14-15页 |
| 1.3 论文的主要内容 | 第15页 |
| 1.4 论文的组织安排 | 第15-17页 |
| 第二章 相关理论与技术介绍 | 第17-28页 |
| 2.1 熵编码 | 第17页 |
| 2.2 算术编码 | 第17-20页 |
| 2.2.1 基本概念 | 第17-18页 |
| 2.2.2 编码原理及过程 | 第18-19页 |
| 2.2.3 解码原理及过程 | 第19-20页 |
| 2.3 算术编码的具体实现 | 第20-23页 |
| 2.3.1 整形算术编码 | 第21页 |
| 2.3.2 归一化操作 | 第21-22页 |
| 2.3.3 符号概率模型 | 第22-23页 |
| 2.4 CUDA平台与GPU架构 | 第23-26页 |
| 2.4.1 支持CUDA的GPU架构 | 第23-25页 |
| 2.4.2 CUDA编程模型 | 第25-26页 |
| 2.5 实验平台 | 第26-27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 基于GPU并行算术编码的设计与实现 | 第28-36页 |
| 3.1 WNC算术编码 | 第28-30页 |
| 3.1.1 编码过程 | 第28-29页 |
| 3.1.2 解码过程 | 第29-30页 |
| 3.2 算术编码的并行实现 | 第30-32页 |
| 3.3 算术编码的简化 | 第32-33页 |
| 3.4 两层前缀求和算法 | 第33-35页 |
| 3.5 本章小结 | 第35-36页 |
| 第四章 并行WNC算术编码的优化 | 第36-43页 |
| 4.1 CUDA程序优化概述 | 第36页 |
| 4.2 数据传输优化 | 第36-39页 |
| 4.2.1 设备重叠 | 第36-37页 |
| 4.2.2 异步执行 | 第37-39页 |
| 4.3 合并存储器访问 | 第39-40页 |
| 4.4 共享存储器访问 | 第40页 |
| 4.5 两种模型的性能 | 第40-42页 |
| 4.6 本章小结 | 第42-43页 |
| 第五章 实验结果与分析 | 第43-49页 |
| 5.1 实验环境 | 第43页 |
| 5.2 实验设计 | 第43-44页 |
| 5.3 实验结果及分析 | 第44-48页 |
| 5.3.1 数据异步传输优化 | 第44-45页 |
| 5.3.2 合并存储器访问优化 | 第45-46页 |
| 5.3.3 两种模型的加速比 | 第46-48页 |
| 5.4 本章小结 | 第48-49页 |
| 第六章 总结与展望 | 第49-51页 |
| 6.1 总结 | 第49页 |
| 6.2 展望 | 第49-51页 |
| 参考文献 | 第51-54页 |
| 致谢 | 第54-55页 |
| 作者简介 | 第55页 |
