| 摘要 | 第1-16页 |
| ABSTRACT | 第16-18页 |
| 第一章 绪论 | 第18-37页 |
| ·研究背景 | 第18-22页 |
| ·VLSI 技术发展对处理器体系结构的影响 | 第18-20页 |
| ·多媒体应用对处理器体系结构的影响 | 第20-21页 |
| ·多核处理器所面临的挑战 | 第21-22页 |
| ·国内外相关研究工作 | 第22-32页 |
| ·片内单核体系结构研究现状 | 第22-26页 |
| ·处理单元结构优化设计方法 | 第26-28页 |
| ·多核互连通信结构研究现状 | 第28-32页 |
| ·本文的主要内容及其创新点 | 第32-35页 |
| ·本文的研究内容 | 第32-34页 |
| ·本文的主要贡献 | 第34-35页 |
| ·论文结构 | 第35-37页 |
| 第二章 同步数据触发多核处理器体系结构 | 第37-58页 |
| ·同步数据触发多核处理器总体结构 | 第37-43页 |
| ·同步数据触发思想 | 第37-39页 |
| ·同步数据触发多核体系结构 | 第39-43页 |
| ·SDTA 单元总体结构 | 第43-45页 |
| ·SDTA 单元计算内核 | 第45-49页 |
| ·SDTA 流水线设计 | 第45-46页 |
| ·功能单元与寄存器文件 | 第46-48页 |
| ·SDTA 局部传输网络 | 第48-49页 |
| ·SDTA 单元存储系统 | 第49-54页 |
| ·指令Cache 结构 | 第49-50页 |
| ·DMA 传输部件 | 第50-52页 |
| ·存储管理单元 | 第52-54页 |
| ·SDTA 多核通信机制 | 第54-57页 |
| ·SDTA 多核同步机制 | 第57页 |
| ·小结 | 第57-58页 |
| 第三章 SDTA 处理单元硬件资源优化 | 第58-86页 |
| ·引言 | 第58-59页 |
| ·自动化设计方法介绍 | 第59-61页 |
| ·自动化工具链设计 | 第61-66页 |
| ·指令模板生成器 | 第61-62页 |
| ·可重定向编译器 | 第62-63页 |
| ·可重定向软件模拟器 | 第63-65页 |
| ·SDTA 硬件生成器 | 第65-66页 |
| ·SDTA 处理单元代价解析模型 | 第66-73页 |
| ·处理单元面积模型 | 第67页 |
| ·功能单元及寄存器文件功耗模型 | 第67-68页 |
| ·传输网络功耗模型 | 第68-69页 |
| ·取指令单元功耗模型 | 第69-70页 |
| ·译码部件功耗模型 | 第70页 |
| ·存储部件功耗模型 | 第70-71页 |
| ·精确度分析 | 第71-73页 |
| ·评估效率分析 | 第73页 |
| ·SDTA 计算内核结构局部优化 | 第73-76页 |
| ·计算资源初始配置过程 | 第73-74页 |
| ·计算资源优化配置过程 | 第74-76页 |
| ·传输网络连接优化 | 第76页 |
| ·SDTA 处理单元全局优化 | 第76-77页 |
| ·自动化方法评估结果 | 第77-83页 |
| ·基准应用程序描述 | 第77-78页 |
| ·计算内核的优化效果 | 第78-80页 |
| ·处理单元的优化效果 | 第80-82页 |
| ·优化效率分析 | 第82-83页 |
| ·处理单元性能分析 | 第83-85页 |
| ·SDTA 单元设计与实现 | 第83-84页 |
| ·SDTA 处理单元性能评测 | 第84-85页 |
| ·小结 | 第85-86页 |
| 第四章 面向SDTA 体系结构的模板垂直字典压缩技术 | 第86-101页 |
| ·引言 | 第86-87页 |
| ·SDTA 指令格式与代码特征分析 | 第87-90页 |
| ·SDTA 指令集格式 | 第87-88页 |
| ·SDTA 代码的特征分析 | 第88-90页 |
| ·模板式垂直字典压缩技术 | 第90-94页 |
| ·模板压缩技术 | 第90页 |
| ·字典压缩技术 | 第90-92页 |
| ·垂直字典压缩 | 第92-94页 |
| ·硬件解压模型 | 第94-95页 |
| ·软件工具链设计 | 第95-96页 |
| ·实验性能分析 | 第96-99页 |
| ·正确性验证 | 第96-97页 |
| ·代码压缩比 | 第97-98页 |
| ·面积功耗分析 | 第98-99页 |
| ·相关工作比较 | 第99-100页 |
| ·小结 | 第100-101页 |
| 第五章 片上互连网络性能分析模型 | 第101-123页 |
| ·引言 | 第101-102页 |
| ·片上互连网络性能分析方法 | 第102-114页 |
| ·片上互连网络抽象结构 | 第103-104页 |
| ·片上互连网络性能参数 | 第104-105页 |
| ·路由器数学解析模型 | 第105-108页 |
| ·片上互连网络性能分析算法 | 第108-110页 |
| ·实验结果 | 第110-114页 |
| ·基于多通道路由器模型的性能分析方法 | 第114-122页 |
| ·多通道路由器结构 | 第114-115页 |
| ·非对称多通道模型 | 第115-117页 |
| ·对称多通道模型 | 第117-118页 |
| ·实验结果 | 第118-122页 |
| ·小结 | 第122-123页 |
| 第六章 SDTA 片上互连网络体系结构设计 | 第123-144页 |
| ·HSR 路由器总体结构 | 第123-125页 |
| ·网络报文格式 | 第125-127页 |
| ·虚拟通道控制部件 | 第127-128页 |
| ·虚拟通道仲裁部件 | 第128-129页 |
| ·传输仲裁部件 | 第129-131页 |
| ·流反馈控制部件 | 第131-133页 |
| ·竭力式双轮转调度策略 | 第133-135页 |
| ·HSR 路由器网络接口结构 | 第135-139页 |
| ·实验结果 | 第139-143页 |
| ·HSR 路由器验证与测试 | 第139-140页 |
| ·VLSI 实现结果 | 第140-141页 |
| ·相关工作比较 | 第141-143页 |
| ·小结 | 第143-144页 |
| 第七章 基于拥塞缓解的动态虚拟通道设计与实现 | 第144-165页 |
| ·引言 | 第144-145页 |
| ·对称多通道结构的静态行为分析 | 第145-147页 |
| ·动态虚拟通道设计 | 第147-151页 |
| ·动态通道体系结构 | 第147-149页 |
| ·拥塞缓解原理 | 第149-151页 |
| ·HSR-D 路由器的VLSI 结构 | 第151-156页 |
| ·通道控制部件改造 | 第151-153页 |
| ·通道仲裁部件改造 | 第153-154页 |
| ·拥塞缓解电路 | 第154-156页 |
| ·实验结果分析 | 第156-162页 |
| ·实验环境 | 第156-157页 |
| ·步幅参数k | 第157-158页 |
| ·网络性能分析 | 第158-162页 |
| ·功能验证与VLSI 设计 | 第162-164页 |
| ·功能验证与前端设计 | 第162-163页 |
| ·HSR-D 的VLSI 设计 | 第163-164页 |
| ·结论 | 第164-165页 |
| 第八章 结束语 | 第165-168页 |
| ·工作总结 | 第165-166页 |
| ·工作展望 | 第166-168页 |
| 致谢 | 第168-170页 |
| 参考文献 | 第170-185页 |
| 作者在学期间取得的学术成果 | 第185-188页 |
| 作者在学期间参加的主要研究与获奖情况 | 第188页 |