一种存储单元与逻辑单元分层的3D芯片物理设计方法
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-17页 |
| 1.1 课题背景及研究意义 | 第9-10页 |
| 1.2 3D集成电路设计的发展 | 第10-13页 |
| 1.2.1 3D集成电路的概念 | 第11-12页 |
| 1.2.2 硅通孔(TSV)种类分析 | 第12-13页 |
| 1.3 关于3D集成电路的研究 | 第13-16页 |
| 1.3.1 3D集成电路技术的问题与优势 | 第14-15页 |
| 1.3.2 3D集成电路EDA工具的发展 | 第15-16页 |
| 1.4 本课题的研究内容与结构 | 第16-17页 |
| 第2章 3D芯片的物理设计 | 第17-25页 |
| 2.1 集成电路物理设计基本概念 | 第17-20页 |
| 2.2 2D芯片物理设计分析 | 第20-22页 |
| 2.3 2D芯片转化3D芯片 | 第22-23页 |
| 2.4 本章小结 | 第23-25页 |
| 第3章 3D芯片分层算法 | 第25-39页 |
| 3.1 2D电路转3D电路的分层算法 | 第25-27页 |
| 3.1.1 行层叠分层算法 | 第25-26页 |
| 3.1.2 中心分割法 | 第26-27页 |
| 3.2 门级网表的生成 | 第27-31页 |
| 3.3 存储单元与逻辑单元分层算法 | 第31-38页 |
| 3.4 本章小节 | 第38-39页 |
| 第4章 上层存储单元定位算法 | 第39-53页 |
| 4.1 上层存储单元坐标确定 | 第39-44页 |
| 4.1.1 2D芯片物理设计 | 第40-43页 |
| 4.1.2 DEF文件提取 | 第43-44页 |
| 4.2 上层存储单元坐标确定与修正算法 | 第44-49页 |
| 4.2.1 存储单元坐标提取与确定 | 第44-46页 |
| 4.2.2 上层存储单元坐标修正 | 第46-49页 |
| 4.3 存储单元坐标确定及修正算法的应用 | 第49-51页 |
| 4.4 本章小结 | 第51-53页 |
| 第5章 芯片分层物理设计 | 第53-73页 |
| 5.1 下层逻辑单元物理设计 | 第54-55页 |
| 5.2 上层存储单元物理设计 | 第55-63页 |
| 5.2.1 TSV单元生成 | 第56-59页 |
| 5.2.2 TSV单元插入 | 第59-63页 |
| 5.3 下层PAD单元生成及布局 | 第63-68页 |
| 5.3.1 下层PAD单元生成 | 第63-65页 |
| 5.3.2 下层PAD单元插入 | 第65-68页 |
| 5.4 仿真模拟结果验证 | 第68-71页 |
| 5.4.1 验证平台 | 第68-69页 |
| 5.4.2 结果数据及分析 | 第69-71页 |
| 5.5 本章小结 | 第71-73页 |
| 结论 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 攻读硕士学位期间所发表的学术成果 | 第79-81页 |
| 致谢 | 第81页 |
