摘要 | 第4-5页 |
abstract | 第5-6页 |
第一章 绪论 | 第10-16页 |
1.1 研究背景 | 第10-11页 |
1.2 国内外研究现状 | 第11-13页 |
1.2.1 LDPC编译码研究现状 | 第11-12页 |
1.2.2 码率码长兼容的编译码器研究现状 | 第12-13页 |
1.3 论文主要研究内容 | 第13-15页 |
1.4 论文结构安排 | 第15-16页 |
第二章 LDPC码字结构与编译码算法 | 第16-35页 |
2.1 伪随机LDPC码字结构 | 第16-23页 |
2.1.1 LDPC码概述 | 第16-18页 |
2.1.2 伪随机LDPC码校验矩阵 | 第18-23页 |
2.1.2.1 随机LDPC校验矩阵 | 第18-19页 |
2.1.2.2 伪随机LDPC校验矩阵 | 第19-23页 |
2.2 LDPC编码算法 | 第23-26页 |
2.2.1 传统编码算法 | 第23-25页 |
2.2.2 伪随机LDPC编码算法 | 第25-26页 |
2.3 LDPC译码算法 | 第26-34页 |
2.3.1 消息传递与Turbo原理 | 第26-29页 |
2.3.2 和积译码算法 | 第29-34页 |
2.3.2.1 重复码MAP译码与变量节点更新 | 第29-30页 |
2.3.2.2 单奇偶校验码MAP译码与校验节点更新 | 第30-32页 |
2.3.2.3 概率域和积译码算法 | 第32-33页 |
2.3.2.4 卫星信道分析 | 第33-34页 |
2.4 本章总结 | 第34-35页 |
第三章 低复杂度LDPC编译码算法的研究 | 第35-55页 |
3.1 降低复杂度的编码算法 | 第35-39页 |
3.1.1 基于动态生成行的编码算法 | 第35-37页 |
3.1.2 编码算法复杂度分析 | 第37-38页 |
3.1.3 误码性能仿真分析 | 第38-39页 |
3.2 降低复杂度的译码算法 | 第39-48页 |
3.2.1 LogBased和积算法 | 第39-41页 |
3.2.2 Min-Sum和积算法 | 第41-42页 |
3.2.3 Linearfit-LogBased和积算法 | 第42-46页 |
3.2.4 译码算法复杂度分析 | 第46-47页 |
3.2.5 算法性能仿真对比 | 第47-48页 |
3.3 系统仿真分析 | 第48-54页 |
3.3.1 系统误码性能 | 第48-49页 |
3.3.2 系统量化方案 | 第49-53页 |
3.3.3 整数量化方案 | 第53-54页 |
3.4 本章总结 | 第54-55页 |
第四章 卫星通信用LDPC编译码器FPGA实现 | 第55-86页 |
4.1 编码器的硬件实现 | 第55-66页 |
4.1.1 编码器整体结构设计 | 第55-58页 |
4.1.2 资源消耗及吞吐率分析 | 第58-59页 |
4.1.2.1 资源消耗分析 | 第58-59页 |
4.1.2.2 吞吐率分析 | 第59页 |
4.1.3 接收缓存模块 | 第59-60页 |
4.1.4 参数配置模块 | 第60-62页 |
4.1.5 地址生成控制模块 | 第62-64页 |
4.1.6 校验计算模块 | 第64-66页 |
4.1.7 组合输出模块 | 第66页 |
4.2 译码器的硬件实现 | 第66-79页 |
4.2.1 译码器整体结构设计 | 第66-69页 |
4.2.2 资源消耗及吞吐率分析 | 第69-71页 |
4.2.2.1 资源消耗分析 | 第69页 |
4.2.2.2 吞吐率分析 | 第69-71页 |
4.2.3 乒乓缓存模块 | 第71-72页 |
4.2.4 节点更新模块 | 第72-75页 |
4.2.4.1 CNU校验节点更新单元 | 第72-73页 |
4.2.4.2 VNU变量节点更新单元 | 第73-75页 |
4.2.5 地址生成控制模块 | 第75-78页 |
4.2.5.1 CNU地址控制模块 | 第75-77页 |
4.2.5.2 VNU地址控制模块 | 第77-78页 |
4.2.6 校验及输出模块 | 第78-79页 |
4.3 验证与性能分析 | 第79-85页 |
4.3.1 硬件验证方案 | 第79-81页 |
4.3.2 编码器性能验证与分析 | 第81-82页 |
4.3.3 译码器性能验证与分析 | 第82-85页 |
4.4 本章总结 | 第85-86页 |
第五章 总结与展望 | 第86-88页 |
5.1 全文总结 | 第86-87页 |
5.2 研究展望 | 第87-88页 |
致谢 | 第88-89页 |
参考文献 | 第89-91页 |