| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第14-17页 |
| 1.1 无线通信系统信道编码技术简介 | 第14页 |
| 1.2 极化码的发展与研究现状 | 第14-15页 |
| 1.3 LDPC码的发展与研究现状 | 第15页 |
| 1.4 LDPC码译码器的硬件实现研究现状 | 第15-16页 |
| 1.5 论文的组织结构与主要内容 | 第16-17页 |
| 第二章 极化码编解码技术研究 | 第17-31页 |
| 2.1 香农定理简介 | 第17页 |
| 2.2 信道模型介绍 | 第17-18页 |
| 2.2.1 B‐DMC信道的介绍 | 第17-18页 |
| 2.2.2 BEC信道 | 第18页 |
| 2.3 信道参数说明 | 第18-20页 |
| 2.3.1 对称信道容量 | 第19页 |
| 2.3.2 Bhattacharyya参数 | 第19-20页 |
| 2.4 信道极化 | 第20-23页 |
| 2.4.1 信道合并 | 第20-22页 |
| 2.4.2 信道拆分 | 第22-23页 |
| 2.4.3 信道极化 | 第23页 |
| 2.5 信道编码 | 第23-25页 |
| 2.6 信道译码 | 第25-27页 |
| 2.7 极化码与RM码的联系 | 第27-28页 |
| 2.7.1 RM码简介 | 第27-28页 |
| 2.7.2 RM码与极化码的联系与区别 | 第28页 |
| 2.8 性能仿真分析 | 第28-30页 |
| 2.8.1 信道极化仿真 | 第28-29页 |
| 2.8.2 信道性能仿真 | 第29-30页 |
| 2.9 本章小节 | 第30-31页 |
| 第三章 LDPC简介与构造 | 第31-43页 |
| 3.1 线性分组码 | 第31-32页 |
| 3.2 LDPC码简介 | 第32-33页 |
| 3.2.1 LDPC码定义 | 第32-33页 |
| 3.2.2 LDPC码的Tanner图表示 | 第33页 |
| 3.3 QC-LDPC码简介 | 第33-35页 |
| 3.4 基于随机填充方法的QC-LDPC码构造及消环 | 第35-42页 |
| 3.4.1 4 环消除过程 | 第35-36页 |
| 3.4.2 6 环消除过程 | 第36-37页 |
| 3.4.3 消除4环的步骤与仿真 | 第37-39页 |
| 3.4.4 消除6环的步骤与仿真 | 第39-41页 |
| 3.4.5 QC‐LDPC码的构造 | 第41-42页 |
| 3.5 本章小结 | 第42-43页 |
| 第四章 LDPC编码 | 第43-48页 |
| 4.1 LDPC编码算法 | 第43-45页 |
| 4.1.1 基于高斯消元编码 | 第43-44页 |
| 4.1.2 基于RU算法的快速编码 | 第44-45页 |
| 4.2 QC-LDPC编码算法 | 第45-47页 |
| 4.3 本章小结 | 第47-48页 |
| 第五章 LDPC译码技术 | 第48-63页 |
| 5.1 BP算法 | 第48-53页 |
| 5.2 对数域上的BP算法 | 第53-54页 |
| 5.3 标准最小和算法 | 第54-56页 |
| 5.4 归一化最小和算法 | 第56页 |
| 5.5 分层译码算法 | 第56-58页 |
| 5.6 不同译码算法性能仿真与比较 | 第58-61页 |
| 5.6.1 BP译码算法与MSA译码算法性能比较 | 第58-59页 |
| 5.6.2 MSA算法与NMSA算法性能比较 | 第59-60页 |
| 5.6.3 分层译码算法与MSA算法性能比较 | 第60-61页 |
| 5.7 算法定点化 | 第61-62页 |
| 5.8 本章小节 | 第62-63页 |
| 第六章 QC-LDPC译码器的FPGA实现 | 第63-86页 |
| 6.1 FPGA开发流程介绍 | 第63-65页 |
| 6.2 LDPC码译码器结构 | 第65-69页 |
| 6.2.1 串行结构 | 第65-66页 |
| 6.2.2 完全并行结构 | 第66页 |
| 6.2.3 部分并行结构 | 第66-67页 |
| 6.2.4 分层译码结构 | 第67-69页 |
| 6.3 QC-LDPC译码器的整体结构设计 | 第69页 |
| 6.4 分层译码器的子模块设计 | 第69-81页 |
| 6.4.1 输入数据缓存模块 | 第69-72页 |
| 6.4.2 后验概率信息存储模块 | 第72-74页 |
| 6.4.3 校验节点信息存储模块 | 第74-75页 |
| 6.4.4 校验节点更新模块 | 第75-77页 |
| 6.4.5 地址生成模块 | 第77-78页 |
| 6.4.6 校验模块 | 第78-79页 |
| 6.4.7 输出信息缓存模块 | 第79-81页 |
| 6.4.8 状态机模块 | 第81页 |
| 6.5 分层译码器的仿真测试 | 第81-85页 |
| 6.5.1 仿真测试平台 | 第82-83页 |
| 6.5.2 译码器的硬件综合结果 | 第83-84页 |
| 6.5.3 译码器性能分析 | 第84-85页 |
| 6.6 本章小节 | 第85-86页 |
| 总结和展望 | 第86-88页 |
| 参考文献 | 第88-92页 |
| 致谢 | 第92-93页 |
| 在学期间发表的论文及研究成果 | 第93-94页 |
| 附录一 | 第94-95页 |