| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 引言 | 第9-10页 |
| 1 绪论 | 第10-17页 |
| 1.1 高速低功耗集成电路的研究背景 | 第10-11页 |
| 1.2 传统 CMOS 电路的功耗分析 | 第11-15页 |
| 1.3 双轨电流模逻辑电路静态功耗抑制技术研究的重要性及论文的主要工作 | 第15-17页 |
| 2 传统静态 CMOS 逻辑电路功耗减小技术 | 第17-30页 |
| 2.1 传统 CMOS 静态功耗抑制技术 | 第17-23页 |
| 2.1.1 工艺技术改进法 | 第17-18页 |
| 2.1.2 电路设计改进法 | 第18-23页 |
| 2.2 传统 CMOS 动态功耗抑制技术 | 第23-27页 |
| 2.2.1 晶体管尺寸和电路结构优化技术 | 第24页 |
| 2.2.2 工作电压调节技术 | 第24-25页 |
| 2.2.3 绝热电路 | 第25-26页 |
| 2.2.4 门控时钟技术 | 第26页 |
| 2.2.5 电源电压可变调节技术 | 第26-27页 |
| 2.3 传统静态 CMOS 逻辑电路功耗减小技术的应用 | 第27-29页 |
| 2.4 本章小结 | 第29-30页 |
| 3 双轨电流模逻辑电路 | 第30-37页 |
| 3.1 双轨电流模逻辑电路简介 | 第30-32页 |
| 3.1.1 能耗 | 第31-32页 |
| 3.1.2 功耗、能耗延时积 | 第32页 |
| 3.2 双轨电流模逻辑反相器/缓冲器 | 第32-33页 |
| 3.3 双轨电流模逻辑单元设计方法 | 第33-36页 |
| 3.4 本章小结 | 第36-37页 |
| 4 双轨电流模逻辑门电路的优化 | 第37-47页 |
| 4.1 优化目标及其技术难点 | 第37页 |
| 4.2 仿真方法 | 第37页 |
| 4.3 电路限制和性能标准 | 第37-41页 |
| 4.3.1 电路增益 | 第37-38页 |
| 4.3.2 电流镜比率 | 第38-39页 |
| 4.3.3 电压摆幅比率 | 第39页 |
| 4.3.4 信号倾斜比率 | 第39-40页 |
| 4.3.5 偏置电压限制 | 第40页 |
| 4.3.6 面积 | 第40页 |
| 4.3.7 延时、功耗、功耗延时、能耗延时 | 第40-41页 |
| 4.3.8 电源开关噪声 | 第41页 |
| 4.4 设计参数 | 第41-43页 |
| 4.4.1 电源电压 | 第41-42页 |
| 4.4.2 输出电压摆幅 | 第42页 |
| 4.4.3 差分对晶体管尺寸 | 第42-43页 |
| 4.4.4 PMOS 负载晶体管尺寸 | 第43页 |
| 4.4.5 NMOS 电流源晶体管尺寸 | 第43页 |
| 4.5 MCML 门电路优化过程 | 第43-45页 |
| 4.6 本章小结 | 第45-47页 |
| 5 双轨电流模逻辑功控电路 | 第47-66页 |
| 5.1 控制上拉电阻网络法 | 第47-54页 |
| 5.1.1 PMOS 晶体管混合功控电路 | 第47-53页 |
| 5.1.2 高阈值 PMOS 晶体管功控电路 | 第53-54页 |
| 5.2 控制独立电流源法 | 第54-59页 |
| 5.2.1 NMOS 和 PMOS 晶体管混合功控电路 | 第54-55页 |
| 5.2.2 高阈值 NMOS 晶体管功控电路 | 第55-59页 |
| 5.3 双高阈值管控制法 | 第59-65页 |
| 5.3.1 工作模式 | 第60-61页 |
| 5.3.2 休眠模式 | 第61-63页 |
| 5.3.3 功控电路的平均能耗 | 第63-65页 |
| 5.4 本章小结 | 第65-66页 |
| 6 近阈值高速MCML 电路的研究 | 第66-82页 |
| 6.1 近阈值高速电流模组合电路 | 第69-71页 |
| 6.2 近阈值高速电流模时序电路 | 第71-73页 |
| 6.3 十进制计数器的版图后仿真 | 第73-80页 |
| 6.4 本章小结 | 第80-82页 |
| 7 结论 | 第82-83页 |
| 参考文献 | 第83-86页 |
| 在学研究成果 | 第86-87页 |
| 致谢 | 第87页 |
