摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
符号对照表 | 第11-12页 |
缩略语对照表 | 第12-16页 |
第一章 绪论 | 第16-20页 |
1.1 选题意义 | 第16-17页 |
1.2 国内外研究现状 | 第17页 |
1.3 论文安排 | 第17-20页 |
第二章 可重构技术 | 第20-26页 |
2.1 可重构技术基本概念 | 第20-21页 |
2.2 可重构技术硬件实现基础—FPGA | 第21-22页 |
2.2.1 可编程技术 | 第21页 |
2.2.2 逻辑模块结构 | 第21-22页 |
2.2.3 互连线资源 | 第22页 |
2.3 可重构技术相关研究工作 | 第22-24页 |
2.3.1 可重构SoC | 第22-23页 |
2.3.2 可演化硬件EHW | 第23页 |
2.3.3 Internet远程重构 | 第23-24页 |
2.3.4 片上通信网络NoC | 第24页 |
2.4 本章小结 | 第24-26页 |
第三章 配置接口设计 | 第26-40页 |
3.1 功能概述 | 第26-28页 |
3.1.1 功能简介 | 第26-27页 |
3.1.2 FPGA IP核 | 第27-28页 |
3.1.3 技术指标 | 第28页 |
3.2 通过处理器在线配置FPGA | 第28-34页 |
3.2.1 配置流程 | 第29页 |
3.2.2 配置时钟模块设计 | 第29-30页 |
3.2.3 控制加载模块设计 | 第30-32页 |
3.2.4 寄存器模块设计 | 第32-33页 |
3.2.5 时序定义 | 第33页 |
3.2.6 FPGA配置文件的下载时间 | 第33-34页 |
3.3 通过Xilinx RPOM配置FPGA | 第34-38页 |
3.3.1 配置流程 | 第35-37页 |
3.3.2 配置模式 | 第37-38页 |
3.3.3 FPGA配置文件的下载时间 | 第38页 |
3.4 本章小结 | 第38-40页 |
第四章 总线接口设计 | 第40-52页 |
4.1 功能概述 | 第40-41页 |
4.1.1 功能简介 | 第40-41页 |
4.1.2 特征描述 | 第41页 |
4.1.3 功能框图 | 第41页 |
4.1.4 技术指标 | 第41页 |
4.2 时序功能设计 | 第41-46页 |
4.2.1 同步读写 | 第42-43页 |
4.2.2 异步读写 | 第43-44页 |
4.2.3 异步延迟读写 | 第44-46页 |
4.2.4 异步延迟超时 | 第46页 |
4.3 时钟分频模块设计 | 第46页 |
4.4 寄存器控制模块设计 | 第46-47页 |
4.4.1 功能概述 | 第46-47页 |
4.4.2 寄存器读写过程 | 第47页 |
4.5 状态机控制设计 | 第47-49页 |
4.6 输出控制模块设计 | 第49-51页 |
4.6.1 功能概述 | 第49页 |
4.6.2 PLB总线读写时序 | 第49-51页 |
4.7 本章小结 | 第51-52页 |
第五章 仿真验证 | 第52-76页 |
5.1 SoC虚拟平台验证 | 第52-53页 |
5.2 软硬件协同验证 | 第53-55页 |
5.3 验证环境 | 第55页 |
5.4 验证过程 | 第55-57页 |
5.5 验证平台 | 第57-61页 |
5.5.1 验证方法 | 第57-58页 |
5.5.2 PROM_UVC | 第58-61页 |
5.6 配置接口功能验证 | 第61-69页 |
5.6.1 寄存器复位状态验证 | 第61-62页 |
5.6.2 寄存器读写验证 | 第62-63页 |
5.6.3 提供不同配置时钟CCLK的功能验证 | 第63-64页 |
5.6.4 外部PROM从串方式配置FPGA功能验证 | 第64-66页 |
5.6.5 配置FPGA错误功能验证 | 第66-68页 |
5.6.6 配置时序参数错误中断功能验证 | 第68-69页 |
5.7 总线接口功能验证 | 第69-74页 |
5.7.1 同步方式访问内嵌FPGA | 第69-70页 |
5.7.2 异步方式访问内嵌FPGA | 第70-72页 |
5.7.3 内嵌FPGA中断功能验证 | 第72页 |
5.7.4 不同片选空间访问内嵌FPGA | 第72-74页 |
5.8 本章小结 | 第74-76页 |
第六章 总结与展望 | 第76-78页 |
6.1 总结 | 第76页 |
6.2 展望 | 第76-78页 |
参考文献 | 第78-80页 |
致谢 | 第80-82页 |
作者简介 | 第82-83页 |