| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-17页 |
| 1.1 本课题的研究背景 | 第15页 |
| 1.2 本文的研究内容 | 第15页 |
| 1.3 国内外研究现状 | 第15-16页 |
| 1.4 论文组织结构 | 第16-17页 |
| 第二章 高速DDR内存概述 | 第17-31页 |
| 2.1 前三代DDR内存简介 | 第17-24页 |
| 2.1.1 Slew Rate Derating | 第17-20页 |
| 2.1.2 桩线串联端接逻辑电平SSTL | 第20-22页 |
| 2.1.3 片上端接ODT | 第22-24页 |
| 2.2 DDR4内存简介 | 第24-29页 |
| 2.2.1 DDR4的球栅阵列分布及引脚说明 | 第24-25页 |
| 2.2.2 伪漏极开路逻辑电平POD | 第25-26页 |
| 2.2.3 DDR4的VrefDQ Training | 第26-27页 |
| 2.2.4 Write Leveling | 第27-28页 |
| 2.2.5 输入时钟改变 | 第28页 |
| 2.2.6 参考电压容限 | 第28-29页 |
| 2.3 本章小结 | 第29-31页 |
| 第三章 电源完整性及信号完整性基本原理 | 第31-47页 |
| 3.1 PI基本原理 | 第31-41页 |
| 3.1.1 电源噪声形成机理和危害 | 第31-35页 |
| 3.1.2 电源分配系统构成部件 | 第35-36页 |
| 3.1.3 去耦电容特性 | 第36-38页 |
| 3.1.4 电源/地平面 | 第38-39页 |
| 3.1.5 时域分析方法 | 第39-41页 |
| 3.2 SI基本原理 | 第41-45页 |
| 3.2.1 链路系统的结构 | 第41页 |
| 3.2.2 发送器 | 第41-42页 |
| 3.2.3 接收器 | 第42-43页 |
| 3.2.4 信道 | 第43-45页 |
| 3.3 本章小结 | 第45-47页 |
| 第四章 基于DER法的误码率眼图求解 | 第47-61页 |
| 4.1 仿真模型的建立 | 第47-48页 |
| 4.1.1 IBIS简介 | 第47-48页 |
| 4.1.2 DDR4并行总线模型搭建 | 第48页 |
| 4.2 DER法介绍 | 第48-49页 |
| 4.3 DER法求解通道部分误码率详细实施方法 | 第49-57页 |
| 4.3.1 得到初始仿真文件 | 第49-50页 |
| 4.3.2 求解概率眼 | 第50-57页 |
| 4.4 全链路误码率眼图求解 | 第57-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 BER_Tools_v2介绍及结果分析 | 第61-71页 |
| 5.1 软件开发环境 | 第61页 |
| 5.2 软件介绍 | 第61-64页 |
| 5.3 软件结果分析 | 第64-68页 |
| 5.4 可加性证明 | 第68-69页 |
| 5.5 本章小结 | 第69-71页 |
| 第六章 总结与展望 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |