基于FPGA的可定制片上系统研究平台的设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 课题背景 | 第12-13页 |
| 1.2 现有产品介绍 | 第13-14页 |
| 1.2.1 Leon | 第13页 |
| 1.2.2 RISC-V | 第13页 |
| 1.2.3 MIPSfpga | 第13页 |
| 1.2.4 与本项目的比较 | 第13-14页 |
| 1.3 项目整体框架 | 第14-15页 |
| 1.4 本人工作 | 第15页 |
| 1.5 本文组织结构 | 第15-16页 |
| 第2章 处理器扩展设计与实现 | 第16-42页 |
| 2.1 CPU模块化设计 | 第16-18页 |
| 2.2 CPU指令集 | 第18-20页 |
| 2.3 CPO寄存器设计 | 第20-24页 |
| 2.3.0 状态寄存器 | 第21页 |
| 2.3.1 异常参数寄存器 | 第21-22页 |
| 2.3.2 异常返回地址寄存器 | 第22页 |
| 2.3.3 异常处理基址寄存器 | 第22页 |
| 2.3.4 中断使能寄存器 | 第22页 |
| 2.3.5 中断来源寄存器 | 第22-23页 |
| 2.3.6 页目录基址寄存器 | 第23页 |
| 2.3.7 计时间隔寄存器 | 第23-24页 |
| 2.3.8 看门狗寄存器 | 第24页 |
| 2.4 核心态控制 | 第24-25页 |
| 2.5 中断处理 | 第25-34页 |
| 2.5.1 中断分类 | 第26-28页 |
| 2.5.2 流水线中断捕获 | 第28-30页 |
| 2.5.3 中断嵌套和中断入口点 | 第30-34页 |
| 2.6 分页管理 | 第34-38页 |
| 2.6.1 两级页表结构 | 第34-36页 |
| 2.6.2 TLB设计 | 第36页 |
| 2.6.3 MMU实现 | 第36-38页 |
| 2.7 流水线控制 | 第38-40页 |
| 2.8 本章小结 | 第40-42页 |
| 第3章 总线架构与Cache加速 | 第42-64页 |
| 3.1 Wishbone总线介绍 | 第42-48页 |
| 3.1.1 共享总线结构 | 第42-43页 |
| 3.1.2 信号线组成 | 第43-45页 |
| 3.1.3 通讯协议 | 第45-47页 |
| 3.1.4 优缺点分析 | 第47-48页 |
| 3.2 跨时钟域数据传递 | 第48-58页 |
| 3.2.1 异步FIFO | 第49-54页 |
| 3.2.2 同步FIFO | 第54-58页 |
| 3.2.3 同步与异步的比较 | 第58页 |
| 3.3 CPU的Cache | 第58-63页 |
| 3.3.1 Cache存储结构 | 第58-60页 |
| 3.3.2 Cache控制状态机 | 第60-61页 |
| 3.3.3 虚索引实标签 | 第61-62页 |
| 3.3.4 MMU的Cache读取 | 第62-63页 |
| 3.4 本章小结 | 第63-64页 |
| 第4章 外设IO与地址分配 | 第64-78页 |
| 4.1 设备地址分配 | 第64-66页 |
| 4.2 IO设备总线桥 | 第66-67页 |
| 4.3 VGA设备实现 | 第67-71页 |
| 4.3.1 VGA控制寄存器 | 第67-68页 |
| 4.3.2 文本模式显示 | 第68-70页 |
| 4.3.3 图形模式显示 | 第70-71页 |
| 4.4 UART设备实现 | 第71-76页 |
| 4.4.1 UART寄存器 | 第72-74页 |
| 4.4.2 数据接收 | 第74-75页 |
| 4.4.3 数据发送 | 第75页 |
| 4.4.4 UART中断 | 第75-76页 |
| 4.5 本章小结 | 第76-78页 |
| 第5章 系统验证 | 第78-88页 |
| 5.1 系统模块定制 | 第78-80页 |
| 5.2 中断验证 | 第80-81页 |
| 5.3 MMU与Cache验证 | 第81-83页 |
| 5.4 小型操作系统运行验证 | 第83-85页 |
| 5.5 应用程序运行情况 | 第85-86页 |
| 5.6 本章小结 | 第86-88页 |
| 第6章 总结与展望 | 第88-90页 |
| 参考文献 | 第90-92页 |
| 致谢 | 第92页 |
