| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 课题研究背景和意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 论文的主要工作 | 第13页 |
| 1.4 论文章节安排 | 第13-15页 |
| 第2章 FPGA工作原理、硬件平台以及配置方式介绍 | 第15-25页 |
| 2.1 FPGA的工作原理 | 第15页 |
| 2.2 FPGA硬件平台介绍 | 第15-18页 |
| 2.3 FPGA动态可重构技术 | 第18-24页 |
| 2.3.1 静态配置 | 第18-19页 |
| 2.3.2 动态可重构技术简介 | 第19-20页 |
| 2.3.3 动态可重构方法 | 第20-23页 |
| 2.3.4 内部配置访问接口(ICAP) | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 相关压缩算法介绍 | 第25-28页 |
| 3.1 字典压缩算法 | 第25页 |
| 3.2 Bitmask压缩算法 | 第25-26页 |
| 3.3 RLE压缩算法 | 第26-27页 |
| 3.4 本章小结 | 第27-28页 |
| 第4章 BMR混合压缩算法与其解压电路设计 | 第28-42页 |
| 4.1 BMR混合压缩算法压缩与解压整体流程 | 第28页 |
| 4.2 BMR混合压缩算法 | 第28-39页 |
| 4.2.1 压缩编码帧格式 | 第30-31页 |
| 4.2.2 字典选择算法 | 第31-33页 |
| 4.2.3 后处理程序 | 第33-38页 |
| 4.2.4 参数选择 | 第38-39页 |
| 4.3 解压电路介绍 | 第39-41页 |
| 4.4 本章小结 | 第41-42页 |
| 第5章 FPGA硬件实现及性能分析 | 第42-47页 |
| 5.1 FPGA硬件实现 | 第42-44页 |
| 5.1.1 硬件设计架构 | 第42页 |
| 5.1.2 FPGA动态可重构软件设计流程 | 第42-44页 |
| 5.2 性能分析 | 第44-46页 |
| 5.2.1 压缩比分析 | 第44-46页 |
| 5.2.2 解压电路性能比较 | 第46页 |
| 5.3 本章小结 | 第46-47页 |
| 第6章 总结与展望 | 第47-49页 |
| 参考文献 | 第49-52页 |
| 致谢 | 第52-53页 |
| 附件 | 第53页 |