| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-13页 |
| 第一章 绪论 | 第13-16页 |
| ·技术背景 | 第13-14页 |
| ·研究现状 | 第14-15页 |
| ·课题来源 | 第15页 |
| ·论文结构 | 第15-16页 |
| 第二章 DReNoC 系统模型 | 第16-23页 |
| ·概述 | 第16页 |
| ·DReNoC 系统结构 | 第16-17页 |
| ·片上网络通讯技术 | 第17-19页 |
| ·可重构计算技术 | 第19-21页 |
| ·三种求算方式 | 第19-20页 |
| ·可重构计算系统的分类 | 第20-21页 |
| ·可重构计算在 DReNoC 系统中的作用 | 第21页 |
| ·SoC 设计技术 | 第21-22页 |
| ·总结 | 第22-23页 |
| 第三章 DReNoC 原型系统 | 第23-35页 |
| ·DReNoC 原型系统结构 | 第23-24页 |
| ·片上通讯网络 | 第24-27页 |
| ·路由器的结构 | 第24-25页 |
| ·报文结构 | 第25-26页 |
| ·路由算法 | 第26-27页 |
| ·网络接口单元 | 第27-28页 |
| ·基于Nios II 处理器的单核 SoC | 第28-31页 |
| ·标准型Nios II 处理器 | 第29-30页 |
| ·DMA 控制器 | 第30-31页 |
| ·DReSoC 原型系统 | 第31-33页 |
| ·系统结构 | 第31页 |
| ·软硬件工作流程 | 第31-33页 |
| ·原型芯片实现效果 | 第33-35页 |
| 第四章 DReSoC 的设计实现 | 第35-53页 |
| ·通用处理器 | 第36页 |
| ·存储器及网络接口单元 | 第36页 |
| ·DMA 控制器 | 第36页 |
| ·可重构单元 | 第36-51页 |
| ·全局控制单元 | 第37-40页 |
| ·数据缓冲区 | 第40-45页 |
| ·配置字存储区 | 第45-47页 |
| ·可重构阵列 | 第47-48页 |
| ·可重构计算单元 | 第48-51页 |
| ·DReSoC 的特点 | 第51-53页 |
| 第五章 算法映射以及性能分析 | 第53-77页 |
| ·实验的目的 | 第53页 |
| ·2D-IDCT 算法在可重构单元中的映射 | 第53-59页 |
| ·2D-IDCT 算法介绍 | 第53-54页 |
| ·2D-IDCT 算法在DReSoC 上的映射过程 | 第54-57页 |
| ·2D-IDCT 算法的性能比较 | 第57-59页 |
| ·矩阵连乘算法映射 | 第59-69页 |
| ·矩阵连乘算法介绍 | 第59-60页 |
| ·矩阵连乘算法在 Nios II 处理器上的实现 | 第60页 |
| ·矩阵连乘在DReSoC 上的实现 | 第60-64页 |
| ·矩阵连乘在DReNoC 原型上的实现 | 第64-65页 |
| ·性能比较 | 第65-69页 |
| ·JPEG 解码算法 | 第69-77页 |
| ·熵解码 | 第70页 |
| ·反量化 | 第70-71页 |
| ·IDCT | 第71页 |
| ·Upsampling | 第71-73页 |
| ·Color Space Convert | 第73-75页 |
| ·性能分析 | 第75-77页 |
| 第六章 总结与展望 | 第77-78页 |
| ·论文的主要工作与创新点 | 第77页 |
| ·对DReNoC 系统后续研究的规划 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 攻读硕士学位期间发表的论文 | 第81-82页 |