3.35Gbps无缝数据合成时序模块设计
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状与本设计性能指标对比 | 第11-13页 |
| 1.3 课题主要任务与章节安排 | 第13-15页 |
| 1.3.1 主要任务 | 第13-14页 |
| 1.3.2 章节安排 | 第14-15页 |
| 第二章 总体方案设计 | 第15-34页 |
| 2.1 主序列输出功能概述及功能指标分析 | 第15-19页 |
| 2.2 数字合成模块方案设计 | 第19-31页 |
| 2.2.1 序列脉冲产生方案 | 第20-26页 |
| 2.2.2 高速深存储方案 | 第26-29页 |
| 2.2.3 通信接口方案 | 第29-31页 |
| 2.3 系统设计难点分析 | 第31-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第三章 数字合成模块电路设计 | 第34-56页 |
| 3.1 高速通信电路设计 | 第34-43页 |
| 3.1.1 PCIe及本地接口电路 | 第34-36页 |
| 3.1.2 数据传输模式 | 第36-38页 |
| 3.1.3 本地总线读写控制电路设计 | 第38-43页 |
| 3.2 数据存储与信号产生电路设计 | 第43-49页 |
| 3.2.1 数据存储电路 | 第43-47页 |
| 3.2.1.1 序列数据存储电路设计 | 第43-45页 |
| 3.2.1.2 图形数据存储电路设计 | 第45-47页 |
| 3.2.2 数据/脉冲产生电路 | 第47-49页 |
| 3.3 序列数据与脉冲信号合成电路设计 | 第49-53页 |
| 3.3.1 数据合成电路 | 第49-52页 |
| 3.3.2 脉冲合成电路 | 第52-53页 |
| 3.4 定时电路设计 | 第53-55页 |
| 3.4.1 大范围定时电路 | 第53-55页 |
| 3.4.2 皮秒级定时电路 | 第55页 |
| 3.5 本章小结 | 第55-56页 |
| 第四章 关键性时序设计 | 第56-83页 |
| 4.1 序列脉冲图形数据地址产生 | 第56-66页 |
| 4.1.1 主序列与子序列相互关系 | 第56-58页 |
| 4.1.2 图形数据地址产生逻辑 | 第58-64页 |
| 4.1.3 图形数据地址产生仿真 | 第64-66页 |
| 4.2 图形数据读写时序 | 第66-75页 |
| 4.2.1 图形数据接收与处理 | 第66-70页 |
| 4.2.2 数据读取通路分析 | 第70-75页 |
| 4.3 高速数据流合成 | 第75-82页 |
| 4.3.1 兆比特级数据率串行数据产生 | 第75-76页 |
| 4.3.2 吉比特级数据率串行数据产生 | 第76-80页 |
| 4.3.3 高速串行收发器动态数据率产生方法 | 第80-82页 |
| 4.4 本章小结 | 第82-83页 |
| 第五章 电路测试结果分析 | 第83-90页 |
| 5.1 数字合成模块逻辑测试 | 第83-85页 |
| 5.2 脉冲/数据测试 | 第85-89页 |
| 5.3 测试结论 | 第89-90页 |
| 第六章 总结与展望 | 第90-91页 |
| 致谢 | 第91-92页 |
| 参考文献 | 第92-94页 |
| 攻读硕士期间取得的成果 | 第94-95页 |
| 附录 | 第95-99页 |
