| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 CTS系统研究工作的背景与意义 | 第11-12页 |
| 1.2 雷达接收机的数字化发展与现状 | 第12-13页 |
| 1.3 论文的研究内容与结构安排 | 第13-14页 |
| 第二章 CTS系统的理论基础与系统结构 | 第14-27页 |
| 2.1 CTS系统整体结构 | 第14页 |
| 2.2 雷达接收机架构的理论基础 | 第14-16页 |
| 2.2.1 超外差接收机架构 | 第15-16页 |
| 2.2.2 零中频接收机架构 | 第16页 |
| 2.3 数字接收机系统结构 | 第16-18页 |
| 2.3.1 基于FFT的数字接收机结构 | 第16-17页 |
| 2.3.2 基于SAW滤波器的数字接收机结构 | 第17-18页 |
| 2.4 数据接口标准的理论基础 | 第18-22页 |
| 2.4.1 LVDS接口标准 | 第18-19页 |
| 2.4.2 JESD204串行协议 | 第19-22页 |
| 2.5 数字接收机相关理论基础 | 第22-26页 |
| 2.5.1 FFT算法及应用 | 第22-24页 |
| 2.5.2 SAW滤波器 | 第24页 |
| 2.5.3 I/Q信号与数字滤波器 | 第24-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第三章 数字接收机的高速串行数据链路搭建 | 第27-35页 |
| 3.1 GTX高速收发器 | 第27-28页 |
| 3.2 JESD204B串口的控制标志码 | 第28页 |
| 3.3 高速数据链路中的建立与同步 | 第28-32页 |
| 3.3.1 高速链路初始化配置 | 第29-30页 |
| 3.3.2 CGS同步过程 | 第30-31页 |
| 3.3.3 ILAS序列与标志码识别 | 第31-32页 |
| 3.4 高速数据流传输中的编码 | 第32-34页 |
| 3.4.1 8B/10B编码 | 第33页 |
| 3.4.2 链路数据编码 | 第33-34页 |
| 3.5 本章小结 | 第34-35页 |
| 第四章 基于FFT的数字接收机模块的设计与实现 | 第35-57页 |
| 4.1 解编码模块设计与实现 | 第35-37页 |
| 4.2 模拟信号源设计与实现 | 第37-42页 |
| 4.2.1 BlockRom初始化 | 第37-39页 |
| 4.2.2 外围控制逻辑设计 | 第39-42页 |
| 4.3 基于FIFO的PISO逻辑设计 | 第42-52页 |
| 4.3.1 缓存单元设计 | 第43-48页 |
| 4.3.2 FIFO选读状态机 | 第48-52页 |
| 4.4 频谱运算逻辑设计与实现 | 第52-56页 |
| 4.4.1 FFT单元 | 第53-55页 |
| 4.4.2 DSP运算单元 | 第55-56页 |
| 4.5 本章小结 | 第56-57页 |
| 第五章 基于SAW滤波器的数字接收机模块的设计与实现 | 第57-73页 |
| 5.1 包络提取的数字化设计与实现 | 第57-65页 |
| 5.1.1 包络提取结构 | 第57-59页 |
| 5.1.2 Hilbert滤波器设计 | 第59-63页 |
| 5.1.3 DDS模块 | 第63-65页 |
| 5.2 插值逻辑与插值滤波器的设计与实现 | 第65-72页 |
| 5.2.1 内插逻辑模块 | 第66-68页 |
| 5.2.2 插值滤波器设计与实现 | 第68-72页 |
| 5.3 本章小结 | 第72-73页 |
| 第六章 模块功能验证与分析 | 第73-85页 |
| 6.1 开发环境与验证方式 | 第73-75页 |
| 6.1.1 开发环境 | 第73-74页 |
| 6.1.2 验证方式 | 第74-75页 |
| 6.2 模块功能验证结果与分析 | 第75-84页 |
| 6.2.1 解编码模块 | 第75页 |
| 6.2.2 信号源模块 | 第75-76页 |
| 6.2.3 PISO缓存模块 | 第76-77页 |
| 6.2.4 频谱运算模块 | 第77-81页 |
| 6.2.5 包络提取模块 | 第81-82页 |
| 6.2.6 插值模块 | 第82-84页 |
| 6.3 本章小结 | 第84-85页 |
| 第七章 总结与展望 | 第85-87页 |
| 7.1 全文总结 | 第85页 |
| 7.2 展望 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-89页 |