| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题的来源及研究目的和意义 | 第9-10页 |
| 1.2 国内外研究现状分析 | 第10-15页 |
| 1.2.1 国外研究现状 | 第10页 |
| 1.2.2 国内研究现状 | 第10-12页 |
| 1.2.3 关键技术概况 | 第12-15页 |
| 1.3 本文主要研究内容及结构 | 第15-16页 |
| 第2章 总体方案设计 | 第16-27页 |
| 2.1 主要技术指标 | 第16页 |
| 2.2 1553B 总线技术研究 | 第16-20页 |
| 2.2.1 1553B 总线拓扑结构 | 第16-17页 |
| 2.2.2 1553B 总线数据编码格式和数据格式 | 第17-19页 |
| 2.2.3 1553B 的消息传输方式 | 第19-20页 |
| 2.3 硬件设计方案 | 第20-25页 |
| 2.3.1 硬件总体方案框图 | 第20-22页 |
| 2.3.2 1553B 通讯接口方案 | 第22页 |
| 2.3.3 主处理器方案 | 第22-23页 |
| 2.3.4 上位机接口方案 | 第23-24页 |
| 2.3.5 固态存储器功能单元方案 | 第24-25页 |
| 2.4 软件设计方案 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第3章 硬件设计 | 第27-58页 |
| 3.1 1553B 通讯单元设计 | 第27-38页 |
| 3.1.1 1Mbps 标准速率 1553B 单元 | 第27-36页 |
| 3.1.2 4Mbps 高速 1553B 单元 | 第36-38页 |
| 3.2 固态存储器功能单元设计 | 第38-48页 |
| 3.2.1 硬件电路设计 | 第38-39页 |
| 3.2.2 DDR3 内存基本结构 | 第39页 |
| 3.2.3 DDR3 SDRAM 的工作状态机 | 第39-44页 |
| 3.2.4 硬核 DDR3 控制接口 | 第44-48页 |
| 3.3 上位机接口单元设计 | 第48-57页 |
| 3.3.1 CPCI-E 规范 | 第49-51页 |
| 3.3.2 硬核 CPCI-E 控制接口 | 第51-57页 |
| 3.4 本章小结 | 第57-58页 |
| 第4章 软件设计 | 第58-70页 |
| 4.1 DSP 控制程序 | 第58-64页 |
| 4.1.1 DSP 软件功能需求 | 第58页 |
| 4.1.2 DSP 程序结构和流程 | 第58-60页 |
| 4.1.3 1553B 的 BC、RT 及 MT 操作 | 第60-64页 |
| 4.2 上位机应用程序 | 第64-69页 |
| 4.2.1 上位机软件功能需求 | 第64-65页 |
| 4.2.2 应用程序设计 | 第65-68页 |
| 4.2.3 驱动程序设计 | 第68-69页 |
| 4.3 本章小结 | 第69-70页 |
| 第5章 测试 | 第70-77页 |
| 5.1 测试平台搭建 | 第70-71页 |
| 5.2 测试方法及结果 | 第71-76页 |
| 5.2.1 CPCI-E 接口和 DDR3 测试 | 第71-72页 |
| 5.2.2 1553B 通讯测试 | 第72-76页 |
| 5.3 本章小结 | 第76-77页 |
| 结论 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 攻读学位期间发表的学术论文 | 第81-83页 |
| 致谢 | 第83页 |
