| 摘要 | 第1-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第13-19页 |
| ·课题研究背景和意义 | 第13-14页 |
| ·相关研究 | 第14-16页 |
| ·整数加法器 | 第14-15页 |
| ·移位器的发展 | 第15-16页 |
| ·全定制设计在微处理器设计中的应用 | 第16页 |
| ·本文的主要工作 | 第16-17页 |
| ·本文的结构 | 第17-19页 |
| 第二章 高速逻辑优化设计方法研究 | 第19-31页 |
| ·传统的ASIC设计模式和流程 | 第19-22页 |
| ·瀑布模式和螺旋模式 | 第19-21页 |
| ·自顶向下和自底向上相结合的开发流程 | 第21-22页 |
| ·深亚微米工艺下的高速逻辑优化设计方法 | 第22-30页 |
| ·优化设计中的静态分析验证技术 | 第23-24页 |
| ·确定设计实现工艺的FO4延时 | 第24-25页 |
| ·加强前后端设计交互 | 第25-27页 |
| ·资源复制平衡线负载 | 第27-28页 |
| ·全定制设计 | 第28-30页 |
| ·本章小节 | 第30-31页 |
| 第三章 整数算术逻辑运算部件设计 | 第31-38页 |
| ·整数算术逻辑运算部件功能设计 | 第31页 |
| ·整数算术逻辑运算部件总体设计 | 第31-33页 |
| ·整数部件接口定义 | 第31-32页 |
| ·整数部件设计思想及基本结构 | 第32-33页 |
| ·整数部件各子模块设计 | 第33-37页 |
| ·算术运算部件设计 | 第33-34页 |
| ·移位运算部件的设计 | 第34-37页 |
| ·其它运算部件设计 | 第37页 |
| ·本章小节 | 第37-38页 |
| 第四章 整数算术逻辑运算部件的设计优化 | 第38-50页 |
| ·静态时序分析基本方法 | 第38-42页 |
| ·原设计的静态时序分析和设计优化 | 第42-44页 |
| ·优化设计的目标 | 第42-43页 |
| ·原设计的关键路径分析 | 第43-44页 |
| ·整数部件优化设计 | 第44-49页 |
| ·整数部件各模块算法分析 | 第44-46页 |
| ·整数部件优化设计方案 | 第46-48页 |
| ·整数部件优化后的静态时序分析结果 | 第48-49页 |
| ·本章小节 | 第49-50页 |
| 第五章 深亚微米CMOS工艺数字电路全定制设计和验证 | 第50-75页 |
| ·层次化全定制设计流程 | 第50-54页 |
| ·设计实现层次化 | 第50-51页 |
| ·优化设计层次化 | 第51-53页 |
| ·验证层次化 | 第53-54页 |
| ·全定制模块算法分析和电路设计 | 第54-61页 |
| ·加法器算法分析 | 第54-55页 |
| ·加法器电路设计 | 第55-59页 |
| ·漏斗移位网络结构分析 | 第59-60页 |
| ·漏斗移位器移位网络电路设计 | 第60-61页 |
| ·层次化构造电路和电路优化 | 第61-65页 |
| ·层次化构造电路建立叶单元模型 | 第61-62页 |
| ·利用逻辑功效优化电路 | 第62-65页 |
| ·电路功能形式化验证 | 第65-67页 |
| ·形式化验证 | 第65-66页 |
| ·利用Formality形式化验证加法器电路功能 | 第66-67页 |
| ·层次化全局版图设计 | 第67-71页 |
| ·全局版图布局 | 第67-68页 |
| ·层次化版图设计 | 第68-71页 |
| ·版图后时序验证 | 第71-74页 |
| ·全定制版图静态时序分析 | 第72-73页 |
| ·全定制版图时序模拟验证 | 第73-74页 |
| ·本章小节 | 第74-75页 |
| 第六章 结束语 | 第75-77页 |
| ·课题工作总结 | 第75页 |
| ·工作展望 | 第75-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-82页 |
| 作者在学期间取得的学术成果 | 第82-83页 |
| 作者在学期间参与的科研项目 | 第83页 |