| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第18-22页 |
| 1.1 研究背景与意义 | 第18-19页 |
| 1.2 论文内容与贡献 | 第19-20页 |
| 1.3 论文结构及安排 | 第20-22页 |
| 第二章 CCSDS的LDPC编译码技术现状 | 第22-33页 |
| 2.1 引言 | 第22页 |
| 2.2 LDPC码基本概念 | 第22-26页 |
| 2.2.1 生成矩阵 | 第22-23页 |
| 2.2.2 校验矩阵 | 第23页 |
| 2.2.3 二分图表示 | 第23-24页 |
| 2.2.4 LDPC码分类 | 第24-26页 |
| 2.3 CCSDS标准的LDPC码介绍 | 第26-30页 |
| 2.3.1 适用于近地通信的LDPC码字结构 | 第26-28页 |
| 2.3.2 适用于深空通信的LDPC码字结构 | 第28-30页 |
| 2.4 LDPC码编译码技术现状 | 第30-32页 |
| 2.4.1 LDPC码编码技术现状 | 第30-31页 |
| 2.4.2 LDPC码译码技术现状 | 第31-32页 |
| 2.5 小结 | 第32-33页 |
| 第三章 CCSDS的多码率LDPC编码算法设计与实现 | 第33-48页 |
| 3.1 引言 | 第33页 |
| 3.2 LDPC编码算法设计 | 第33-38页 |
| 3.2.1 生成矩阵编码算法 | 第33-34页 |
| 3.2.2 校验矩阵编码算法 | 第34-36页 |
| 3.2.3 本设计采用的编码算法 | 第36-38页 |
| 3.3 多码率LDPC编码的FPGA实现 | 第38-45页 |
| 3.3.1 总体结构与模块划分 | 第38-39页 |
| 3.3.2 控制模块设计 | 第39-41页 |
| 3.3.3 校验位计算模块设计 | 第41-43页 |
| 3.3.4 输出缓存模块设计 | 第43-45页 |
| 3.4 编码器吞吐率与资源开销分析 | 第45-47页 |
| 3.4.1 编码器吞吐率计算 | 第45-46页 |
| 3.4.2 编码器资源开销分析 | 第46-47页 |
| 3.5 小结 | 第47-48页 |
| 第四章 CCSDS的多码率LDPC译码算法设计与实现 | 第48-87页 |
| 4.1 引言 | 第48页 |
| 4.2 LDPC译码算法设计 | 第48-63页 |
| 4.2.1 概率域的BP算法 | 第48-52页 |
| 4.2.2 对数域的BP算法 | 第52-55页 |
| 4.2.3 最小和算法 | 第55-56页 |
| 4.2.4 本设计采用的译码算法 | 第56-58页 |
| 4.2.5 算法仿真与分析 | 第58-63页 |
| 4.3 多码率LDPC译码的FPGA实现 | 第63-84页 |
| 4.3.1 总体结构与模块划分 | 第63-65页 |
| 4.3.2 初始化模块设计 | 第65-69页 |
| 4.3.3 变量节点处理模块设计 | 第69-72页 |
| 4.3.4 校验节点处理模块设计 | 第72-76页 |
| 4.3.5 存储模块设计 | 第76-79页 |
| 4.3.6 输出缓存模块设计 | 第79-82页 |
| 4.3.7 控制模块设计 | 第82-84页 |
| 4.4 译码器吞吐率与资源开销分析 | 第84-86页 |
| 4.4.1 译码器资源开销分析 | 第84-85页 |
| 4.4.2 译码器吞吐率计算 | 第85-86页 |
| 4.5 小结 | 第86-87页 |
| 第五章 多码率LDPC编译码器性能测试 | 第87-94页 |
| 5.1 测试方案设计 | 第87-89页 |
| 5.2 测试结果分析 | 第89-94页 |
| 5.2.1 多码率编码器测试结果 | 第89页 |
| 5.2.2 多码率译码器测试结果 | 第89-94页 |
| 第六章 结束语 | 第94-95页 |
| 6.1 论文总结 | 第94页 |
| 6.2 下一步工作建议 | 第94-95页 |
| 致谢 | 第95-96页 |
| 参考文献 | 第96-100页 |
| 个人简历 | 第100-101页 |
| 攻读硕士学位期间的研究成果 | 第101页 |