便携式DSO的深存储及交错采样失配补偿设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题研究背景及意义 | 第10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 研究内容与组织结构 | 第12-14页 |
| 第2章 时间交错采样失配补偿设计 | 第14-26页 |
| 2.1 时间交错采样原理 | 第14-16页 |
| 2.2 失配误差估计 | 第16-19页 |
| 2.2.1 TIADC模型建立 | 第16-17页 |
| 2.2.2 理想采样序列的获取 | 第17-18页 |
| 2.2.3 偏置和增益失配误差参数估计 | 第18-19页 |
| 2.2.4 采样时间失配误差参数估计 | 第19页 |
| 2.3 失配误差补偿 | 第19-23页 |
| 2.3.1 偏置和增益失配误差补偿设计 | 第19-20页 |
| 2.3.2 采样时间失配误差补偿设计 | 第20-21页 |
| 2.3.3 失配误差补偿策略 | 第21-23页 |
| 2.4 仿真结果与分析 | 第23-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第3章 DSO系统设计及失配补偿算法实现 | 第26-42页 |
| 3.1 DSO硬件设计方案 | 第26-27页 |
| 3.2 硬件电路设计 | 第27-34页 |
| 3.2.1 模拟前端电路设计 | 第27-29页 |
| 3.2.2 ADC采样电路设计 | 第29-30页 |
| 3.2.3 SDRAM电路设计 | 第30页 |
| 3.2.4 系统电源设计 | 第30-31页 |
| 3.2.5 FPGA外围硬件电路设计 | 第31页 |
| 3.2.6 FPGA片上逻辑设计 | 第31-32页 |
| 3.2.7 时钟模块设计 | 第32-33页 |
| 3.2.8 触发模块设计 | 第33-34页 |
| 3.3 NIOSII软核设计 | 第34-37页 |
| 3.3.1 NIOSII简介 | 第34-35页 |
| 3.3.2 基于SOPC构建NIOSII软核 | 第35-37页 |
| 3.4 失配误差补偿电路设计 | 第37-40页 |
| 3.4.1 定点运算设计 | 第37-38页 |
| 3.4.2 流水线设计 | 第38-40页 |
| 3.5 失配补偿结果分析 | 第40-41页 |
| 3.6 本章小结 | 第41-42页 |
| 第4章 基于SDRAM的深存储设计 | 第42-55页 |
| 4.1 深存储方案设计 | 第42-43页 |
| 4.2 缓存通道设计 | 第43-45页 |
| 4.2.1 FIFO输入缓存通道设计 | 第43-44页 |
| 4.2.2 FIFO输出缓存通道设计 | 第44-45页 |
| 4.3 SDRAM存储空间管理 | 第45-47页 |
| 4.4 SDRAM控制器设计 | 第47-53页 |
| 4.4.1 SDRAM访问原理 | 第47-48页 |
| 4.4.2 控制器总体设计 | 第48-50页 |
| 4.4.3 SDRAM初始化 | 第50-51页 |
| 4.4.4 SDRAM自动刷新 | 第51-52页 |
| 4.4.5 SDRAM写操作 | 第52页 |
| 4.4.6 SDRAM读操作 | 第52-53页 |
| 4.5 仿真与测试 | 第53-54页 |
| 4.6 本章小结 | 第54-55页 |
| 第5章 电源管理系统 | 第55-64页 |
| 5.1 系统方案设计 | 第55-56页 |
| 5.2 硬件设计 | 第56-59页 |
| 5.2.1 启动电路 | 第56-57页 |
| 5.2.2 监测电路 | 第57-58页 |
| 5.2.3 电源产生电路 | 第58-59页 |
| 5.2.4 MCU及外围电路 | 第59页 |
| 5.3 软件设计 | 第59-63页 |
| 5.3.1 主程序设计 | 第59-61页 |
| 5.3.2 电源监测程序 | 第61-62页 |
| 5.3.3 电源开关控制程序 | 第62-63页 |
| 5.4 本章小结 | 第63-64页 |
| 结论 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 附录 | 第70-71页 |
| 攻读硕士学位期间发表的论文 | 第71页 |
