S波段宽带捷变频频率源研究
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 引言 | 第10-14页 |
| ·频率合成技术 | 第10-11页 |
| ·跳频源的发展动态 | 第11-12页 |
| ·课题内容简介 | 第12-14页 |
| 第二章 频率合成技术基本理论 | 第14-26页 |
| ·锁相环的基本原理 | 第14-19页 |
| ·锁相环路得基本组成 | 第14-15页 |
| ·鉴相器工作原理 | 第15-18页 |
| ·常用环路滤波器设计 | 第18-19页 |
| ·DDS 的基本原理 | 第19-22页 |
| ·相位累加器 | 第20-21页 |
| ·波形存储ROM | 第21页 |
| ·数模转换器DAC | 第21-22页 |
| ·DDS 应用 | 第22页 |
| ·捷变频率源的主要技术指标 | 第22-26页 |
| ·工作频率和频率范围 | 第22-23页 |
| ·频率间隔和跳频点数 | 第23页 |
| ·频率转换时间与频率切换时间 | 第23页 |
| ·谐波抑制和杂散抑制 | 第23-24页 |
| ·长期频率稳定度 | 第24页 |
| ·短期频率稳定度 | 第24-25页 |
| ·输出功率及功率波动 | 第25-26页 |
| 第三章 基于PLL 技术的快速跳频源设计 | 第26-41页 |
| ·跳频源指标 | 第26页 |
| ·方案论证及设计 | 第26-33页 |
| ·100MHz 连续波信号 | 第26-27页 |
| ·跳频源设计方案及可行性分析 | 第27-33页 |
| ·测试结果及实物 | 第33-39页 |
| ·跳频时间测试结果 | 第33-36页 |
| ·杂散抑制测试结果 | 第36-38页 |
| ·相位噪声实测结果 | 第38-39页 |
| ·实物 | 第39页 |
| ·本章小结 | 第39-41页 |
| 第四章 基于DDS 技术的高速跳频源设计 | 第41-52页 |
| ·跳频源技术指标 | 第41页 |
| ·方案可行性分析 | 第41-43页 |
| ·基本分析 | 第41-42页 |
| ·具体方案 | 第42-43页 |
| ·关键器件选择 | 第43-44页 |
| ·跳频源设计电路 | 第44-45页 |
| ·实测结果及实物 | 第45-49页 |
| ·跳频时间测试 | 第45页 |
| ·系统输出杂散抑制测试 | 第45-47页 |
| ·跳频源输出信号相位噪声测试 | 第47-48页 |
| ·跳频源输出平坦度及功率测试 | 第48-49页 |
| ·模块实物 | 第49-50页 |
| ·本章小结 | 第50-52页 |
| 第五章 S 波段宽带捷变频频率源研究 | 第52-74页 |
| ·捷变跳频源指标 | 第52页 |
| ·可行性分析 | 第52-55页 |
| ·关键器件选择 | 第55-57页 |
| ·DDS 芯片选取 | 第55-56页 |
| ·开关芯片选取 | 第56页 |
| ·FPGA 芯片选取 | 第56-57页 |
| ·FPGA 在捷变频率源设计中的应用 | 第57页 |
| ·捷变跳频源设计电路 | 第57-64页 |
| ·本振电路设计 | 第58-60页 |
| ·中频电路设计 | 第60-63页 |
| ·高速控制电路设计 | 第63页 |
| ·幅度均衡电路设计 | 第63-64页 |
| ·实测结果及实物 | 第64-72页 |
| ·本振锁相环测试 | 第64-65页 |
| ·1GHz 参考信号测试 | 第65-66页 |
| ·射频滤波器测试 | 第66-67页 |
| ·DDS 输出信号自身杂散抑制 | 第67-68页 |
| ·捷变频频率源输出信号相位噪声测试 | 第68-69页 |
| ·捷变频频率源输出信号杂散抑制测试 | 第69-70页 |
| ·捷变频频率源跳频时间测试 | 第70页 |
| ·捷变频频率源实物 | 第70-72页 |
| ·本章小结 | 第72-74页 |
| 第六章 结论 | 第74-76页 |
| ·本文工作及课题总结 | 第74-75页 |
| ·不足与改进 | 第75-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 研究成果 | 第79-80页 |
