并行ADC采样通道失配误差的一种实时估计及校正方法研究
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 引言 | 第8-13页 |
| ·课题研究背景及意义 | 第8-9页 |
| ·国内外研究现状和发展趋势 | 第9-11页 |
| ·论文设计内容及结构 | 第11-13页 |
| 第二章 并行ADC 采样系统 | 第13-22页 |
| ·信号采样的基本理论 | 第13-17页 |
| ·采样 | 第13-14页 |
| ·频谱混叠 | 第14-16页 |
| ·过采样 | 第16-17页 |
| ·模数转换过程 | 第17-19页 |
| ·并行时间交替采样技术 | 第19页 |
| ·并行ADC 采样系统结构 | 第19-21页 |
| ·本章小节 | 第21-22页 |
| 第三章 通道失配误差估计与校正算法研究 | 第22-39页 |
| ·TIADC 系统采样信号频谱 | 第23-25页 |
| ·TIADC 系统通道失配误差 | 第25-28页 |
| ·时间误差 | 第25-26页 |
| ·增益误差 | 第26页 |
| ·偏置误差 | 第26-27页 |
| ·通道失配误差特性 | 第27-28页 |
| ·通道失配误差的估计 | 第28-31页 |
| ·误差估计算法 | 第28-29页 |
| ·CORDIC 算法在误差估计中的运用 | 第29-31页 |
| ·通道失配误差的校正 | 第31-38页 |
| ·误差校正方案 | 第31-33页 |
| ·Farrow 结构分数延时滤波器 | 第33-35页 |
| ·Farrow 校正法与内插重建方法比较 | 第35-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 误差估计与校正的硬件设计及验证 | 第39-56页 |
| ·硬件设计方案 | 第39-40页 |
| ·并行交替ADC 采样单元的实现 | 第40-41页 |
| ·误差估计与校正的FPGA 实现 | 第41-51页 |
| ·数据分相模块的设计 | 第42-44页 |
| ·误差估计模块设计 | 第44-49页 |
| ·误差校正模块设计 | 第49-51页 |
| ·FPGA 逻辑功能验证 | 第51-55页 |
| ·Testbench | 第52页 |
| ·误差估计模块仿真 | 第52-54页 |
| ·误差校正模块仿真 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 实验结果与分析 | 第56-67页 |
| ·系统硬件实验平台及测试方案 | 第56-59页 |
| ·实验平台 | 第56-57页 |
| ·测试方案 | 第57-58页 |
| ·测试环境 | 第58页 |
| ·FPGA 外围硬件调试 | 第58-59页 |
| ·实验结果及分析 | 第59-65页 |
| ·影响校正结果的因素分析 | 第61-63页 |
| ·Farrow 滤波器适用范围 | 第63-65页 |
| ·本章小结 | 第65-67页 |
| 第六章 结束语 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-71页 |
| 研究成果 | 第71-72页 |
