| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1. 研究背景 | 第10-12页 |
| 1.2. 精确查找技术研究现状 | 第12-15页 |
| 1.3. 论文的研究内容和结构安排 | 第15-17页 |
| 第二章 精确查找技术分析 | 第17-26页 |
| 2.1. 软件定义网络流表查找需求分析 | 第17-18页 |
| 2.2 OpenFlow流表查找技术分析 | 第18-20页 |
| 2.3 基于布隆过滤器的精确查找技术分析 | 第20-22页 |
| 2.4 基于SDRAM的片外查找表技术基础 | 第22-25页 |
| 2.4.1 SDRAM器件基本特性 | 第22-23页 |
| 2.4.2 基于突发交错的指令重排算法示例分析 | 第23-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第三章 基于布隆过滤器的精确查找硬件预处理方法 | 第26-39页 |
| 3.1. 一种用于查找表设计的可删除布隆过滤器 | 第26-28页 |
| 3.2. 基于布隆过滤器的精确查找硬件预处理方法 | 第28-32页 |
| 3.2.1 基于布隆过滤器的精确查找硬件预处理方法的基本架构 | 第29-30页 |
| 3.2.2 硬件预处理模块中的条目更新方法 | 第30-31页 |
| 3.2.3 基于布隆过滤器的硬件预处理模块性能分析 | 第31-32页 |
| 3.3. 基于布隆过滤器的硬件预处理模块实现 | 第32-38页 |
| 3.3.1 片内硬件资源分配方案分析 | 第32-33页 |
| 3.3.2 硬件预处理模块的实现 | 第33-36页 |
| 3.3.3 两级流水线型布隆过滤器 | 第36-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 SDRAM指令重排机制研究 | 第39-50页 |
| 4.1 基于突发交错的指令重排机制 | 第39-45页 |
| 4.1.1 队列准备 | 第40-41页 |
| 4.1.2 指令执行 | 第41-42页 |
| 4.1.3 指令进入 | 第42-43页 |
| 4.1.4 动态行关闭机制 | 第43-44页 |
| 4.1.5 饥饿控制机制 | 第44-45页 |
| 4.2 指令重排模块实现 | 第45-46页 |
| 4.3 基于突发交错的指令重排机制性能分析 | 第46-48页 |
| 4.3.1 实验准备 | 第46页 |
| 4.3.2 实验结果 | 第46-48页 |
| 4.4 本章小结 | 第48-50页 |
| 第五章 基于FPGA的SDRAM控制原理与模块实现 | 第50-60页 |
| 5.1 SDRAM控制原理分析 | 第51-52页 |
| 5.2 SDRAM地址分配方案设计 | 第52-53页 |
| 5.3 基于FPGA的SDRAM控制器的实现与验证 | 第53-58页 |
| 5.3.1 初始化模块设计方法 | 第54-55页 |
| 5.3.2 主控制模块设计方法 | 第55-56页 |
| 5.3.3 基于FPGA的SDRAM控制器验证 | 第56-58页 |
| 5.4 本章小结 | 第58-60页 |
| 第六章 总结与展望 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 致谢 | 第64-65页 |
| 硕士期间发表论文 | 第65页 |
