多核多线程处理器访存并行性分析与优化
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景和意义 | 第10-11页 |
| 1.2 多核多线程处理器简介 | 第11-12页 |
| 1.3 课题研究目标及主要工作 | 第12-13页 |
| 1.4 论文组织结构 | 第13-14页 |
| 第二章 相关研究现状 | 第14-18页 |
| 2.1 研究热点 | 第14-15页 |
| 2.2 国内外相关研究 | 第15-17页 |
| 2.3 本章小结 | 第17-18页 |
| 第三章 内存系统结构及特点分析 | 第18-34页 |
| 3.1 内存系统架构 | 第18-20页 |
| 3.1.1 多核系统架构及存储系统层次 | 第18-19页 |
| 3.1.2 存储系统总线组织结构 | 第19-20页 |
| 3.2 DRAM结构特点及发展 | 第20-22页 |
| 3.2.1 DRAM的定义和基本结构 | 第20-21页 |
| 3.2.2 DRAM发展简介 | 第21-22页 |
| 3.3 DRAM存储控制器 | 第22-28页 |
| 3.3.1 DRAM存储控制器结构 | 第23-24页 |
| 3.3.2 行缓冲管理策略 | 第24-26页 |
| 3.3.3 地址映射方案 | 第26-28页 |
| 3.4 DRAM相关命令和时间参数 | 第28-32页 |
| 3.5 本章小结 | 第32-34页 |
| 第四章 多线程应用程序访存特性分析 | 第34-53页 |
| 4.1 多线程应用特征分析 | 第34-37页 |
| 4.2 多线程应用访存特性探究 | 第37-43页 |
| 4.2.1 DRAMsim2实验平台介绍 | 第38-40页 |
| 4.2.2 实验设计 | 第40-43页 |
| 4.3 实验结果分析 | 第43-52页 |
| 4.3.1 访存带宽结果分析 | 第44-48页 |
| 4.3.2 访存时延结果分析 | 第48-52页 |
| 4.4 本章小结 | 第52-53页 |
| 第五章 利用地址散列优化访存性能 | 第53-64页 |
| 5.1 访存中体冲突问题 | 第54-55页 |
| 5.2 利用地址散列解决体冲突问题 | 第55-56页 |
| 5.2.1 Hash散列 | 第55页 |
| 5.2.2 Hash函数需满足的条件 | 第55-56页 |
| 5.3 构造适合的散列函数 | 第56-58页 |
| 5.4 算法有效性分析 | 第58-60页 |
| 5.4.1 针对解决体冲突的有效性分析 | 第58-59页 |
| 5.4.2 针对变换后冲突的可能性分析 | 第59-60页 |
| 5.5 实验验证及结果分析 | 第60-62页 |
| 5.6 小结 | 第62-64页 |
| 第六章 结束语 | 第64-66页 |
| 6.1 工作总结 | 第64页 |
| 6.2 研究展望 | 第64-66页 |
| 致谢 | 第66-68页 |
| 参考文献 | 第68-71页 |
| 作者在学期间取得的学术成果 | 第71页 |
