多核处理器功耗和性能模型
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-21页 |
| 1.1 研究背景 | 第10-13页 |
| 1.1.1 多核多线程处理器 | 第10-11页 |
| 1.1.2“功耗墙”问题 | 第11-13页 |
| 1.2 国内外研究现状 | 第13-19页 |
| 1.2.1 低功耗技术 | 第13-14页 |
| 1.2.2 功耗模型 | 第14-17页 |
| 1.2.3 性能模型 | 第17-19页 |
| 1.3 本文的主要工作 | 第19-20页 |
| 1.4 本文的组织结构 | 第20-21页 |
| 第二章 性能计数器 | 第21-29页 |
| 2.1 性能监测机制 | 第21-25页 |
| 2.1.1 通用选择寄存器 | 第22-23页 |
| 2.1.2 固定功能计数器 | 第23-24页 |
| 2.1.3 全局控制器 | 第24-25页 |
| 2.2 监测工具和监测流程 | 第25-28页 |
| 2.2.1 监测工具 | 第25-26页 |
| 2.2.2 编程接口 | 第26-27页 |
| 2.2.3 监测流程 | 第27-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 功耗模型 | 第29-37页 |
| 3.1 建立模型 | 第29-31页 |
| 3.1.1 CMOS电路功耗分析 | 第29页 |
| 3.1.2 静态功耗模型 | 第29-30页 |
| 3.1.3 动态功耗模型 | 第30-31页 |
| 3.2 事件选择算法 | 第31-36页 |
| 3.2.1 训练时间优化 | 第34-36页 |
| 3.3 本章小结 | 第36-37页 |
| 第四章 性能模型 | 第37-48页 |
| 4.1 流水线性能分析 | 第37-42页 |
| 4.2 Leading Load模型 | 第42-43页 |
| 4.3 Intel平台上跨频率域的性能预测模型 | 第43-46页 |
| 4.4 本章小结 | 第46-48页 |
| 第五章 测试及结果分析 | 第48-60页 |
| 5.1 功耗模型实现及分析 | 第48-56页 |
| 5.1.1 实验平台 | 第48页 |
| 5.1.2 实验流程 | 第48-49页 |
| 5.1.3 实时功耗监测 | 第49-50页 |
| 5.1.4 采样性能计数器 | 第50-51页 |
| 5.1.5 测试用例 | 第51页 |
| 5.1.6 测试结果 | 第51页 |
| 5.1.7 误差分析 | 第51-53页 |
| 5.1.8 训练时间优化 | 第53-54页 |
| 5.1.9 SMT的影响 | 第54-55页 |
| 5.1.10 功耗模型对比 | 第55-56页 |
| 5.2 性能模型实现及分析 | 第56-57页 |
| 5.2.1 实验平台 | 第56页 |
| 5.2.2 实验过程 | 第56-57页 |
| 5.2.3 测试结果 | 第57页 |
| 5.3 本章小结 | 第57-60页 |
| 第六章 结论及展望 | 第60-62页 |
| 6.1 工作总结 | 第60页 |
| 6.2 研究展望 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 作者在学期间取得的学术成果 | 第68页 |
