无线通信系统中乘积编译码电路设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 引言 | 第8-9页 |
| 1.2 信道编译码技术与乘积码发展研究 | 第9-11页 |
| 1.2.1 信道编译码技术 | 第9-10页 |
| 1.2.2 乘积码技术发展研究 | 第10-11页 |
| 1.3 论文主要工作及安排 | 第11-14页 |
| 1.3.1 论文主要工作及设计指标 | 第11-12页 |
| 1.3.2 论文主要内容安排 | 第12-14页 |
| 第二章 乘积码编译码算法分析 | 第14-32页 |
| 2.1 乘积编译码概述 | 第14页 |
| 2.2 乘积码编码算法分析 | 第14-16页 |
| 2.3 乘积码译码算法分析 | 第16-25页 |
| 2.3.1 乘积码译码算法概述 | 第16-18页 |
| 2.3.2 硬判决级联译码分析 | 第18-19页 |
| 2.3.3 软判决译码算法分析 | 第19页 |
| 2.3.4 Chase迭代译码算法分析 | 第19-25页 |
| 2.4 乘积码译码性能分析 | 第25-31页 |
| 2.4.1 子码码长对译码性能的影响 | 第26-27页 |
| 2.4.2 不确定位数对译码性能的影响 | 第27-28页 |
| 2.4.3 缩放因子对译码性能的影响 | 第28-29页 |
| 2.4.4 迭代次数对译码性能的影响 | 第29页 |
| 2.4.5 量化位数对译码性能的影响 | 第29-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第三章 乘积编译码电路RTL设计 | 第32-52页 |
| 3.1 无线通信系统架构 | 第32-33页 |
| 3.1.1 编码电路架构 | 第33页 |
| 3.1.2 译码电路架构 | 第33页 |
| 3.2 乘积码编码电路设计 | 第33-37页 |
| 3.2.1 编码信息缓存电路 | 第34-36页 |
| 3.2.2 子码编码逻辑电路 | 第36-37页 |
| 3.3 乘积码译码电路设计 | 第37-47页 |
| 3.3.1 软判决信息计算电路 | 第38-39页 |
| 3.3.2 单元译码电路 | 第39-40页 |
| 3.3.3 改进的不确定位查找电路 | 第40-41页 |
| 3.3.4 测试序列生成电路 | 第41-42页 |
| 3.3.5 校验子译码电路 | 第42-44页 |
| 3.3.6 欧氏距离度量电路 | 第44-45页 |
| 3.3.7 外信息计算电路 | 第45-47页 |
| 3.4 行译码与列译码电路设计 | 第47-51页 |
| 3.4.1 行列译码电路架构 | 第47页 |
| 3.4.2 信息缓存电路 | 第47-50页 |
| 3.4.3 译码控制电路 | 第50-51页 |
| 3.5 本章小结 | 第51-52页 |
| 第四章 乘积编译码电路验证与测试 | 第52-64页 |
| 4.1 编译码电路仿真验证 | 第52-54页 |
| 4.1.1 编码电路仿真验证 | 第52-53页 |
| 4.1.2 译码电路仿真验证 | 第53-54页 |
| 4.2 编译码电路FPGA测试 | 第54-57页 |
| 4.2.1 编码电路FPGA测试 | 第55-56页 |
| 4.2.2 译码电路FPGA测试 | 第56-57页 |
| 4.3 编译码电路综合结果分析 | 第57-60页 |
| 4.4 编译码电路性能参数分析 | 第60-63页 |
| 4.5 本章小结 | 第63-64页 |
| 第五章 总结与展望 | 第64-66页 |
| 5.1 总结 | 第64-65页 |
| 5.2 展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 作者简介 | 第70-71页 |
| 攻读硕士学位期间的学术成果和发表的论文 | 第71页 |
