| 摘要 | 第1-7页 |
| Abstract | 第7-8页 |
| 第一章 绪论 | 第8-13页 |
| ·课题背景 | 第8-10页 |
| ·分布式仿真的传统通信方法 | 第8页 |
| ·反射存储器网络 | 第8-10页 |
| ·国外研究现状 | 第10-11页 |
| ·VMIC公司 | 第10页 |
| ·Systran公司 | 第10-11页 |
| ·论文研究的主要内容及技术难点 | 第11-12页 |
| ·论文研究的主要内容 | 第11-12页 |
| ·论文研究的技术难点 | 第12页 |
| ·论文的组织与编排 | 第12-13页 |
| 第二章 实时通信板相关开发技术研究 | 第13-27页 |
| ·可编程逻辑器件FPGA | 第13-18页 |
| ·FPGA功能特点 | 第13-14页 |
| ·FPGA编程语言 | 第14-15页 |
| ·FPGA开发流程 | 第15-17页 |
| ·FPGA中的IP核 | 第17-18页 |
| ·PCI控制器 | 第18-23页 |
| ·pci_mt64 功能模块 | 第18-19页 |
| ·pci_mt64 主要特性 | 第19-20页 |
| ·pci_mt64 接口信号 | 第20-23页 |
| ·DDR SDRAM控制器 | 第23-26页 |
| ·DDR控制器功能模块 | 第23-24页 |
| ·DDR控制器主要特性 | 第24-25页 |
| ·DDR控制器接口信号 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 实时通信板总体设计 | 第27-38页 |
| ·板卡系统设计 | 第27-30页 |
| ·板卡结构 | 第27-28页 |
| ·芯片选型 | 第28-30页 |
| ·FPGA系统设计 | 第30-34页 |
| ·时钟分配模块stratix_enh_pll | 第31页 |
| ·PCI控制器pci_top | 第31-32页 |
| ·DDR控制器ddr_top | 第32页 |
| ·FIFO缓存datapath_fifo | 第32-34页 |
| ·用户电路 | 第34页 |
| ·系统运行流程 | 第34-37页 |
| ·Target模式 | 第34-36页 |
| ·DMA(Master)模式 | 第36-37页 |
| ·本章小结 | 第37-38页 |
| 第四章 实时通信板具体实现 | 第38-69页 |
| ·用户电路辅助控制逻辑 | 第38-39页 |
| ·Target控制器 | 第39-46页 |
| ·辅助控制逻辑 | 第41页 |
| ·tw_state状态机 | 第41-43页 |
| ·tr_state状态机 | 第43-44页 |
| ·targ_fifo_cntrl子模块 | 第44-46页 |
| ·DMA引擎 | 第46-52页 |
| ·dma_reg子模块 | 第46-48页 |
| ·dma_state状态机 | 第48-52页 |
| ·Master控制器 | 第52-61页 |
| ·辅助控制逻辑 | 第53-54页 |
| ·mw_state状态机 | 第54-55页 |
| ·mr_state状态机 | 第55-56页 |
| ·mstr_fifo_cntrl子模块 | 第56-57页 |
| ·last_gen子模块 | 第57-60页 |
| ·cnten子模块 | 第60-61页 |
| ·DDR控制接口模块 | 第61-68页 |
| ·clk_sync子模块 | 第61-63页 |
| ·tw_sm_state状态机 | 第63-64页 |
| ·tr_sm_state状态机 | 第64-65页 |
| ·mw_sm_state状态机 | 第65-67页 |
| ·mr_sm_state状态机 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 第五章 实时通信板系统仿真 | 第69-75页 |
| ·系统仿真环境 | 第69-70页 |
| ·系统仿真结果 | 第70-74页 |
| ·32bits Target write with 3 words | 第70-71页 |
| ·64bits Target read with 3 words | 第71-72页 |
| ·64bits DMA read with 64words | 第72-73页 |
| ·32bits DMA write with 64words | 第73-74页 |
| ·本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| ·论文工作总结 | 第75-76页 |
| ·研究工作展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
