基于全扫描设计的SOC测试数据压缩方法研究
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第12-19页 |
| 1.1 研究背景和意义 | 第12-14页 |
| 1.2 测试压缩技术及研究现状 | 第14-16页 |
| 1.3 论文主要研究内容 | 第16-17页 |
| 1.4 论文结构安排 | 第17-19页 |
| 第2章 SOC测试方法 | 第19-31页 |
| 2.1 数字电路测试概述 | 第19-23页 |
| 2.1.1 测试的意义 | 第19-20页 |
| 2.1.2 故障的模型与模拟 | 第20-22页 |
| 2.1.3 测试分类 | 第22-23页 |
| 2.2 可测性设计 | 第23-25页 |
| 2.3 SOC测试结构模型 | 第25-26页 |
| 2.4 SOC测试数据压缩技术 | 第26-30页 |
| 2.4.1 内建自测试技术 | 第28-29页 |
| 2.4.2 外自建测试技术 | 第29-30页 |
| 2.5 小结 | 第30-31页 |
| 第3章 基于数据相容性的测试数据压缩算法 | 第31-40页 |
| 3.1 基于编码的数据压缩算法基础 | 第31-33页 |
| 3.2 测试数据压缩算法基本原理 | 第33-34页 |
| 3.3 混合相容数据块的编码方案 | 第34-37页 |
| 3.3.1 编码方案算法 | 第34-35页 |
| 3.3.2 解压电路结构 | 第35-37页 |
| 3.4 仿真实验结果分析 | 第37-39页 |
| 3.5 小结 | 第39-40页 |
| 第4章 基于变游程编码的测试数据压缩算法 | 第40-50页 |
| 4.1 变游程编码的构成 | 第40-42页 |
| 4.2 算法分析 | 第42-46页 |
| 4.2.1 压缩效率分析 | 第42-44页 |
| 4.2.2 测试应用时间分析 | 第44-46页 |
| 4.3 解压缩电路结构 | 第46-48页 |
| 4.4 仿真实验结果分析 | 第48-49页 |
| 4.5 小结 | 第49-50页 |
| 结论 | 第50-52页 |
| 参考文献 | 第52-56页 |
| 致谢 | 第56-57页 |
| 附录A 攻读硕士学位期间参加的项目 | 第57页 |
