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全数字锁相环的研究与设计

致谢第5-6页
摘要第6-7页
ABSTRACT第7页
1 引言第12-18页
    1.1 课题研究背景与意义第12-13页
    1.2 国内外研究现状第13-15页
        1.2.1 国外研究现状第14-15页
        1.2.2 国内研究现状第15页
    1.3 论文的研究内容及结构第15-16页
    1.4 本章小结第16-18页
2 锁相环技术理论第18-28页
    2.1 PLL理论基础第18-24页
        2.1.1 PLL基本结构与原理第18-20页
        2.1.2 PLL的基本模块第20-23页
        2.1.3 全数字PLL第23-24页
    2.2 DLL理论基础第24-26页
        2.2.1 DLL基本结构与原理第24-25页
        2.2.2 DLL的基本模块第25-26页
        2.2.3 全数字DLL第26页
    2.3 PLL与DLL第26-27页
    2.4 本章小结第27-28页
3 锁相环的主要性能指标第28-44页
    3.1 噪声的分类第28-33页
        3.1.1 热噪声第28-31页
        3.1.2 散粒噪声第31-32页
        3.1.3 闪烁噪声第32页
        3.1.4 爆米噪声第32-33页
    3.2 锁相环主要性能指标第33-35页
        3.2.1 相位噪声第33-34页
        3.2.2 时钟抖动第34页
        3.2.3 相位噪声与时钟抖动第34-35页
        3.2.4 瞬态响应时间第35页
    3.3 PLL的相位噪声分析第35-39页
        3.3.1 PLL输入噪声第36页
        3.3.2 PLL鉴相器噪声第36-37页
        3.3.3 PLL环路滤波器的噪声第37-38页
        3.3.4 PLL压控振荡器的噪声第38-39页
        3.3.5 PLL总体输出噪声第39页
    3.4 DLL的相位噪声分析第39-43页
        3.4.1 DLL输入噪声第39-40页
        3.4.2 DLL鉴相器噪声第40-41页
        3.4.3 DLL环路滤波器的噪声第41-42页
        3.4.4 DLL压控延迟线的噪声第42页
        3.4.5 DLL总体输出噪声第42-43页
    3.5 本章小结第43-44页
4 全数字延迟锁相环设计第44-60页
    4.1 鉴相器与计数器的设计第44-47页
        4.1.1 鉴相器的分类第44-45页
        4.1.2 本文中的鉴相器第45-46页
        4.1.3 计数器的设计第46-47页
    4.2 数据选择器与可控延迟线的设计第47-51页
        4.2.1 数据选择器第47-49页
        4.2.2 基本延时单元的设计第49-50页
        4.2.3 可调延迟线的整体设计第50-51页
    4.3 倍频电路设计第51-55页
        4.3.1 数字倍频电路的实现第51页
        4.3.2 本文中倍频实现第51-55页
    4.4 分频电路设计第55-57页
        4.4.1 数字倍频电路的实现第55-56页
        4.4.2 本文中分频实现第56-57页
    4.5 全数字延迟锁相环整体设计第57-58页
    4.6 本章小结第58-60页
5 总体电路仿真与分析第60-72页
    5.1 具体模块仿真第60页
    5.2 组成模块前端仿真第60-62页
        5.2.1 鉴相器模块的仿真第60-61页
        5.2.2 计数器模块的仿真第61页
        5.2.3 数据选择器模块的仿真第61-62页
        5.2.4 可变延迟线的仿真第62页
    5.3 整体结构前端仿真第62-65页
        5.3.1 输入频率不同情况下的仿真第62-64页
        5.3.2 时钟倍频仿真第64-65页
        5.3.3 时钟分频频仿真第65页
    5.4 后仿真第65-71页
    5.5 本章小结第71-72页
6 总结与展望第72-74页
    6.1 总结第72-73页
    6.2 展望第73-74页
参考文献第74-78页
作者简历及攻读硕士学位期间取得的研究成果第78-82页
学位论文数据集第82页

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