一款低功耗DSP芯片的PLL设计及物理实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 低功耗技术的研究现状 | 第11-12页 |
| 1.3 DSP芯片物理设计要点简介 | 第12页 |
| 1.4 论文的组织结构 | 第12-14页 |
| 第2章 CMOS逻辑集成电路的功耗分析 | 第14-24页 |
| 2.1 功耗组成 | 第14-19页 |
| 2.1.1 动态功耗 | 第14-17页 |
| 2.1.2 静态功耗 | 第17-19页 |
| 2.1.3 存储器功耗 | 第19页 |
| 2.2 芯片功耗估计和分析流程 | 第19-20页 |
| 2.3 系统级功耗分析 | 第20-21页 |
| 2.4 算法级功耗估计和分析 | 第21页 |
| 2.5 RTL功耗宏建模和分析 | 第21-22页 |
| 2.6 芯片功耗优化策略 | 第22-23页 |
| 2.7 本章小结 | 第23-24页 |
| 第3章 低功耗锁相环的设计 | 第24-42页 |
| 3.1 PLL的功能简介及指标要求 | 第24-25页 |
| 3.1.1 PLL的功能简介 | 第24-25页 |
| 3.1.2 PLL的设计指标要求 | 第25页 |
| 3.2 锁相环的整体设计分析 | 第25-30页 |
| 3.2.1 锁相环的结构与模型 | 第25-27页 |
| 3.2.2 电荷泵锁相环的噪声 | 第27-28页 |
| 3.2.3 锁相环的主要性能指标 | 第28-30页 |
| 3.3 锁相环各模块的具体电路设计 | 第30-39页 |
| 3.3.1 鉴频鉴相器的设计 | 第31-32页 |
| 3.3.2 电荷泵的设计 | 第32-34页 |
| 3.3.3 低通滤波器的设计 | 第34-35页 |
| 3.3.4 压控振荡器的设计 | 第35-37页 |
| 3.3.5 分频器与预分频器的设计 | 第37-39页 |
| 3.4 PLL的版图设计 | 第39-41页 |
| 3.4.1 版图设计方法要求 | 第39页 |
| 3.4.2 PLL整体版图 | 第39-41页 |
| 3.5 本章小结 | 第41-42页 |
| 第4章 芯片的后端物理实现 | 第42-56页 |
| 4.1 RTL代码逻辑综合 | 第42-44页 |
| 4.2 Encounter布局布线 | 第44-55页 |
| 4.2.1 芯片布局 | 第45-47页 |
| 4.2.2 电源网络设计 | 第47-48页 |
| 4.2.3 放置标准单元 | 第48-49页 |
| 4.2.4 时钟树综合优化 | 第49-52页 |
| 4.2.5 布线及时序优化 | 第52-54页 |
| 4.2.6 设计规则检查 | 第54-55页 |
| 4.3 本章小结 | 第55-56页 |
| 第5章 功耗优化及仿真结果 | 第56-61页 |
| 5.1 设计功耗分析 | 第56-57页 |
| 5.2 PLL整体电路与各模块电路的仿真验证结果 | 第57-60页 |
| 5.3 本章小结 | 第60-61页 |
| 总结和展望 | 第61-64页 |
| 参考文献 | 第64-68页 |
| 致谢 | 第68-69页 |
| 附录 DC综合代码文件 | 第69-75页 |
