基于MCML的全数字锁相环的设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 课题背景 | 第8-10页 |
| 1.1.1 锁相环概述 | 第8-10页 |
| 1.1.2 MCML概述 | 第10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 本文研究的内容 | 第11-12页 |
| 1.4 论文结构安排 | 第12-14页 |
| 第二章 全数字锁相环基础 | 第14-30页 |
| 2.1 全数字锁相环的结构 | 第14-25页 |
| 2.1.1 时间数字转换器 | 第15-18页 |
| 2.1.2 数字滤波器 | 第18-19页 |
| 2.1.3 数字控制振荡器 | 第19-24页 |
| 2.1.4 分频器 | 第24-25页 |
| 2.2 锁相环系统频率响应模型 | 第25-26页 |
| 2.3 锁相环系统相位噪声模型 | 第26-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 MOS电流模逻辑 | 第30-46页 |
| 3.1 MCML电路基本结构及工作原理 | 第30-32页 |
| 3.1.1 MCML基本原理 | 第30-31页 |
| 3.1.2 MCML反相器 | 第31-32页 |
| 3.1.3 MCML通用逻辑单元 | 第32页 |
| 3.2 MCML电路的性能参数和设计方法 | 第32-35页 |
| 3.2.1 性能参数 | 第32-34页 |
| 3.2.2 MCML电路的设计难点 | 第34页 |
| 3.2.3 MCML电路设计的方法 | 第34-35页 |
| 3.3 MCML电路的基本逻辑单元的设计和仿真 | 第35-45页 |
| 3.3.1 单级MCML电路逻辑单元 | 第35-39页 |
| 3.3.2 多层MCML逻辑单元电路 | 第39-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 全数字锁相环的设计 | 第46-70页 |
| 4.1 差分延时链TDC | 第46-49页 |
| 4.1.1 TDC基本结构 | 第46-47页 |
| 4.1.2 TDC的工作原理 | 第47-49页 |
| 4.2 MCML型延迟链 | 第49-52页 |
| 4.2.1 延时链的设计 | 第49-52页 |
| 4.3 MCML型差分D触发器 | 第52-54页 |
| 4.4 译码器的设计 | 第54-57页 |
| 4.5 TDC设计指标的确定 | 第57页 |
| 4.6 TDC性能分析 | 第57-60页 |
| 4.6.1 噪声对TDC性能的影响 | 第57-59页 |
| 4.6.2 TDC的功耗分析 | 第59-60页 |
| 4.7 分频器的设计 | 第60-67页 |
| 4.7.1 MCML型二分频器 | 第60-62页 |
| 4.7.2 MCML分数N/N+1 分频器 | 第62-63页 |
| 4.7.3 预分频器 | 第63-64页 |
| 4.7.4 系数控制计数器 | 第64-65页 |
| 4.7.5 主分频器 | 第65-67页 |
| 4.8 数控振荡器 | 第67-68页 |
| 4.8.1 DCO的结构 | 第67页 |
| 4.8.2 MCML环形振荡器的设计 | 第67-68页 |
| 4.9 本章小结 | 第68-70页 |
| 第五章 全数字锁相环的仿真分析及版图 | 第70-75页 |
| 5.1 全数字锁相环的仿真分析 | 第70-72页 |
| 5.2 全数字锁相环版图的设计 | 第72-73页 |
| 5.3 本章小结 | 第73-75页 |
| 第六章 总结 | 第75-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-81页 |
| 附录 | 第81-82页 |
