| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-25页 |
| 1.1 研究背景 | 第17页 |
| 1.2 研究的目的及意义 | 第17-18页 |
| 1.3 国内外的研究现状 | 第18-23页 |
| 1.3.1 System Verilog的发展历史 | 第19-20页 |
| 1.3.2 验证方法学 | 第20-23页 |
| 1.4 论文内容与结构 | 第23-25页 |
| 第二章 UVM验证方法学 | 第25-37页 |
| 2.1 验证方法 | 第25-27页 |
| 2.1.1 概述 | 第25页 |
| 2.1.2 验证流程 | 第25-26页 |
| 2.1.3 验证需要考虑的因素 | 第26-27页 |
| 2.2 UVM验证方法学 | 第27-37页 |
| 2.2.1 CDV | 第27页 |
| 2.2.2 UVM组件 | 第27-28页 |
| 2.2.3 验证组件简介 | 第28-33页 |
| 2.2.4 UVM启动 | 第33-34页 |
| 2.2.5 UVM特点 | 第34-37页 |
| 第三章 DUT介绍 | 第37-43页 |
| 3.1 DUT功能描述 | 第37页 |
| 3.2 DUT整体架构 | 第37-38页 |
| 3.3 工作原理 | 第38-39页 |
| 3.3.1 正常工作模式 | 第38-39页 |
| 3.3.2 测试模式 | 第39页 |
| 3.3.3 时钟复位策略 | 第39页 |
| 3.4 JTAG接口 | 第39-43页 |
| 第四章 验证平台搭建 | 第43-97页 |
| 4.1 验证计划 | 第43-57页 |
| 4.1.1 时钟和复位 | 第43-44页 |
| 4.1.2 读操作 | 第44-46页 |
| 4.1.3 字节加载 | 第46-48页 |
| 4.1.4 编程 | 第48-49页 |
| 4.1.5 Data polling | 第49-50页 |
| 4.1.6 Toggle bit | 第50-51页 |
| 4.1.7 数据保护 | 第51-53页 |
| 4.1.8 软件ID读取 | 第53页 |
| 4.1.9 全片擦除 | 第53-54页 |
| 4.1.10 模拟测试 | 第54-55页 |
| 4.1.11 JTAG测试模式 | 第55-57页 |
| 4.2 验证组件搭建 | 第57-68页 |
| 4.2.1 时钟和复位 | 第58-61页 |
| 4.2.2 interface | 第61-63页 |
| 4.2.3 ENV和driver组件 | 第63-68页 |
| 4.3 测试用例生成 | 第68-90页 |
| 4.3.1 Read/Write base sequence | 第69页 |
| 4.3.2 Data polling/Toggle bit base sequence | 第69-71页 |
| 4.3.3 Instruction order base sequence | 第71-72页 |
| 4.3.4 byte_load_sequence | 第72-76页 |
| 4.3.5 byte_read_sequence | 第76-77页 |
| 4.3.6 clk_limit_sequence | 第77-78页 |
| 4.3.7 Write_Read_timing_limit_sequence | 第78页 |
| 4.3.8 sdp_enable_disable_sequence | 第78-82页 |
| 4.3.9 Instruction_order_check_sequence | 第82-83页 |
| 4.3.10 ID_identification_sequence | 第83-84页 |
| 4.3.11 chip_erase_sequence | 第84-85页 |
| 4.3.12 jtag_read_addr_sequence | 第85-86页 |
| 4.3.13 jtag_program_sequence | 第86-87页 |
| 4.3.14 jtag_page_erase_sequence | 第87页 |
| 4.3.15 jtag_ctr_st_sequence | 第87-88页 |
| 4.3.16 jtag_timing_config_sequence | 第88-89页 |
| 4.3.17 clk_gating_sequence | 第89-90页 |
| 4.4 断言和覆盖率组构建 | 第90-97页 |
| 4.4.1 生成SVA断言 | 第90-93页 |
| 4.4.2 建立覆盖率组 | 第93-97页 |
| 第五章 仿真结果分析 | 第97-107页 |
| 5.1 仿真结果 | 第97页 |
| 5.2 发现的部分bug | 第97-100页 |
| 5.3 典型用例波形分析 | 第100-104页 |
| 5.4 功能覆盖率 | 第104-107页 |
| 第六章 总结与展望 | 第107-109页 |
| 6.1 研究成果及结论 | 第107页 |
| 6.2 发展建议 | 第107-109页 |
| 附录 System Verilog时序块的调度 | 第109-113页 |
| 参考文献 | 第113-115页 |
| 致谢 | 第115-117页 |
| 作者简介 | 第117-118页 |
